特許
J-GLOBAL ID：200903050242795701
半導体装置及びその製造方法、MIS型高耐圧トランジスタ
発明者：
,
出願人/特許権者：
代理人 (3件)：
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別：公開公報
出願番号（国際出願番号）：特願2005-239406
公開番号（公開出願番号）：特開2007-059427
出願日： 2005年08月22日
公開日（公表日）： 2007年03月08日
要約：
【課題】 次世代型の微細化に対応可能な高耐圧系のMIS型素子を有する半導体装置及びその製造方法、MIS型高耐圧トランジスタを提供する。【解決手段】 SOI基板における半導体領域12は、水平方向と比べて高さ方向に大きいチャネル部13を有する。ゲート電極15は、半導体領域12におけるチャネル部13の上面及び左右側面にゲート絶縁膜14を介して接する。チャネル部13を隔てた両側の半導体領域12にソース/ドレイン電極用のN型不純物拡散層161,162が形成されている。ドレイン領域側のゲート電極15の端部近傍に沿う半導体領域12の上面及び左右側面の部分はゲート絶縁膜14よりも厚い選択的絶縁膜171で覆われ、選択的絶縁膜171下には、低濃度N-型不純物拡散層172が形成される(オフセット構造17)。【選択図】 図1
請求項（抜粋）：
半導体基板に埋め込まれた絶縁層と、
前記絶縁層上に設けられ、水平方向と比べて高さ方向に大きく拡張された電流経路部を
有する第1導電型の半導体領域と、
前記半導体領域における前記電流経路部の上面及び左右側面にゲート絶縁膜を介して接
するゲート電極と、
前記電流経路部を隔てた両側の前記半導体領域に形成された第2導電型で電極用の不純
物拡散層と、
前記ゲート電極の端部近傍に沿う前記半導体領域の上面及び左右側面の部分が前記ゲー
ト絶縁膜よりも厚い選択的絶縁膜で覆われたオフセット構造と、
を具備する半導体装置。
IPC (1件)：
FI (1件)：
Fターム (21件)：
5F110AA11
, 5F110CC10
, 5F110DD05
, 5F110DD13
, 5F110EE05
, 5F110EE09
, 5F110EE14
, 5F110EE22
, 5F110FF02
, 5F110FF03
, 5F110FF12
, 5F110FF23
, 5F110GG02
, 5F110GG12
, 5F110GG22
, 5F110GG30
, 5F110GG52
, 5F110HJ13
, 5F110HM02
, 5F110HM12
, 5F110HM15
