特許

J-GLOBAL ID：200903050309127016

半導体装置の製造方法、及び、半導体装置

発明者： 野口 靖夫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 古溝 聡 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-319709
公開番号（公開出願番号）：特開2000-150791
出願日： 1998年11月11日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】 容量とトランジスタとの段差を低減し、トランジスタのゲート酸化膜中への水素の侵入を防止する。【解決手段】 P型シリコン基板1に形成されたフィールド酸化膜4は、素子形成領域を設定する。また、フィールド酸化膜4の容量形成予定領域は、容量の容量絶縁膜及び上部電極の厚さに相当する分だけエッチングされている。Nチャンネル型トランジスタ(Nch-Tr)は、P型シリコン基板1の素子形成領域に形成され、メタル容量は、フィールド酸化膜4の容量形成予定領域に形成される。Nch-Tr及びメタル容量上には、トランジスタのゲート酸化膜中に、水素が侵入するのを防止するための層間窒化膜16が形成されている。BPSG膜17は、層間窒化膜16上に形成され、CMPによってその表面が平坦化されている。

請求項（抜粋）：

容量とトランジスタとから構成される半導体装置の製造方法であって、半導体基板にフィールド酸化膜を形成するフィールド酸化膜形成工程と、前記フィールド酸化膜の容量形成予定領域を所定の厚さだけエッチングするエッチング工程と、前記半導体基板の素子形成領域に、ゲート酸化膜を形成するゲート酸化膜形成工程と、前記フィールド酸化膜及び前記ゲート酸化膜上に、第1の電極膜、絶縁膜、及び、第2の電極膜を順に積層して形成する電極膜形成工程と、前記絶縁膜及び前記第2の電極膜をそれぞれパターニングして、容量形成予定領域に前記容量の容量絶縁膜及び上部電極を形成する第1の電極形成工程と、前記第1の電極膜をパターニングして、容量形成予定領域に前記容量の下部電極を形成すると共に、前記素子形成領域に前記トランジスタのゲート電極を形成する第2の電極形成工程と、前記半導体基板の前記ゲート電極に隣接する所定領域に不純物を注入して、前記トランジスタのソース領域及びドレイン領域を形成する領域形成工程と、前記ゲート酸化膜中に水素が侵入するのを防止するために、前記容量及び前記トランジスタ上に窒化膜を形成する窒化膜形成工程と、前記窒化膜上に保護膜を形成する保護膜形成工程と、前記容量及び前記トランジスタ上の所定位置にコンタクトホールを形成して配線する配線工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/3205 ,  H01L 21/8234 ,  H01L 27/06

FI (3件)：

H01L 27/04 C ,  H01L 21/88 K ,  H01L 27/06 102 E

Fターム (46件)：

5F033HH04 ,  5F033HH28 ,  5F033JJ01 ,  5F033JJ04 ,  5F033JJ28 ,  5F033KK01 ,  5F033KK04 ,  5F033KK28 ,  5F033LL04 ,  5F033MM05 ,  5F033MM07 ,  5F033MM28 ,  5F033NN01 ,  5F033NN03 ,  5F033QQ11 ,  5F033QQ16 ,  5F033QQ19 ,  5F033QQ38 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033RR15 ,  5F033SS04 ,  5F033SS13 ,  5F033TT02 ,  5F033TT08 ,  5F033VV06 ,  5F033XX01 ,  5F033XX28 ,  5F038AC05 ,  5F038AC15 ,  5F038CD18 ,  5F048AA07 ,  5F048AC10 ,  5F048BA01 ,  5F048BB06 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BF04 ,  5F048BF06 ,  5F048BF11 ,  5F048BF16 ,  5F048BG01 ,  5F048BG12 ,  5F048DA25

引用特許：

審査官引用 (1件)

• 層間絶縁膜の形成方法
  公報種別：公開公報   出願番号：特願平5-044666   出願人：ソニー株式会社