特許

J-GLOBAL ID：200903050341827143

半導体装置

発明者： 河路 佐智子 ,  村田 年生 ,  石子 雅康 ,  上杉 勉
出願人/特許権者： 株式会社豊田中央研究所
代理人 (1件)： 布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-006540
公開番号（公開出願番号）：特開平11-312807
出願日： 1999年01月13日
公開日（公表日）： 1999年11月09日
要約：

【要約】 (修正有)【課題】 オン電圧の低減、ならびに寄生サイリスタの動作を抑制して確実にオフ動作ができる、MOSゲートを含むバイポーラ型の半導体装置を提供する。【解決手段】 MOSゲートサイリスタ100は、p+型アノード層(第1半導体層)10、ドリフト層として機能するn-型ベース領域(第2半導体層)14、p-型ベース領域(第3半導体層)16、およびソース領域として機能するn+型不純物拡散層(第4半導体層)18を有する。ベース領域16の表面部にはn+型フローティングエミッタ領域(第5半導体層)22が形成され、不純物拡散層18とフローティングエミッタ領域22との間に第1のチャネル領域(第6半導体層)20aが形成されている。不純物拡散層18、第1のチャネル領域20a、フローティングエミッタ領域22の表面には、ゲート絶縁層32を介してゲート電極30が形成されている。

請求項（抜粋）：

第1導電型の第1半導体層、前記第1半導体層の一方の主面側に形成された第2導電型の第2半導体層、前記第2半導体層の表面部に選択的に形成された第1導電型の第3半導体層、前記第3半導体層の表面部に選択的に形成された第2導電型の第4半導体層、前記第3半導体層の表面部に前記第4半導体層と離間して選択的に形成された第2導電型の第5半導体層、前記第4半導体層と前記第5半導体層との間に位置し、チャネル領域を形成しうる第1導電型の第6半導体層、少なくとも、前記第6半導体層の表面に、ゲート絶縁層を介して形成されたゲート電極、前記第3半導体層の内部にあって、かつ、少なくとも、前記第4半導体層および前記第6半導体層の、前記第1半導体層側の端部あるいはその近傍に形成された絶縁層、前記第3半導体層および前記第4半導体層の表面に形成された第1の主電極、および前記第1半導体層の他方の主面側に形成された第2の主電極、を含み、前記第5半導体層は、前記第1半導体層の主面に平行な方向に延びる延長半導体部分を有する半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 29/74 ,  H01L 29/749

FI (6件)：

H01L 29/78 655 A ,  H01L 29/74 D ,  H01L 29/74 601 B ,  H01L 29/78 652 C ,  H01L 29/78 652 L ,  H01L 29/78 654 Z

引用特許：

出願人引用 (1件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平4-057850   出願人：三菱電機株式会社