特許
J-GLOBAL ID:200903050367308314
半導体装置及びその製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
吉田 茂明 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-141271
公開番号(公開出願番号):特開2000-332242
出願日: 1999年05月21日
公開日(公表日): 2000年11月30日
要約:
【要約】【課題】 ゲート抵抗を増大させることなくチャネル長を短くすることにより、動作速度の高速化を実現し得る半導体装置及びその製造方法を得る。【解決手段】 MOSFETは、半導体基板1の主面内に形成された溝型素子分離構造2と、半導体基板1の主面内に選択的に形成され、チャネル領域50を挟んで互いに対向する一対のエクステンション3及びソース・ドレイン領域4と、溝型素子分離構造2上及びシリコン酸化膜12を介してソース・ドレイン領域4上に形成されたシリコン酸化膜5と、シリコン酸化膜5の側面上に形成されたサイドウォール6と、チャネル領域50が形成されている部分の半導体基板1の主面上に形成されたゲート絶縁膜7と、サイドウォール6の側面とゲート絶縁膜7の上面とによって形成される逆テーパ状の凹部を充填するように形成されたゲート電極8とを備えている。
請求項(抜粋):
基板と、前記基板の主面内において、チャネル領域を挟んで形成されたソース・ドレイン領域と、前記チャネル領域が形成されている部分の前記基板の前記主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上面上に形成された逆テーパ状のゲート電極とを備える半導体装置。
IPC (2件):
FI (3件):
H01L 29/78 301 G
, H01L 29/46 R
, H01L 29/62 G
Fターム (33件):
4M104AA01
, 4M104BB02
, 4M104BB18
, 4M104BB30
, 4M104BB32
, 4M104BB33
, 4M104CC05
, 4M104DD03
, 4M104DD04
, 4M104DD08
, 4M104DD09
, 4M104DD37
, 4M104DD43
, 4M104EE03
, 4M104EE14
, 4M104GG09
, 4M104HH16
, 5F040DA12
, 5F040DA14
, 5F040DC01
, 5F040EC01
, 5F040EC04
, 5F040EC12
, 5F040EC19
, 5F040ED03
, 5F040EE05
, 5F040EF02
, 5F040EM02
, 5F040FA01
, 5F040FA02
, 5F040FA07
, 5F040FC10
, 5F040FC13
引用特許:
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