不揮発性メモリ、製造およびプログラミングの方法

発明者： , , ,
出願人/特許権者：
代理人 (1件)：桑垣衛
公報種別：公表公報
出願番号（国際出願番号）：特願2002-520232
公開番号（公開出願番号）：特表2004-507887
出願日： 2001年08月01日
公開日（公表日）： 2004年03月11日
要約：

不揮発性メモリは行と列(311-316;331-336)に並んだセルのアレイ(30)を含み、各列のセル(311-316;331-336)は各々の分離型pウェル領域(301,302,303)に配置される。アレイの行の中の一連のメモリセル(311,321,331;316,326,336)の制御ゲートは共通のワード線(3071,3072;3076)で電気的に連結される。ビット線(3091,3092,3093)は、各々の列(311-316;331-336)の各メモリセルのドレイン領域またはソース領域に電気的に連結する。ソース線(3051,3052,3053)およびアレイの各列(311-316;331-336)の少なくとも1つのメモリセルは、該ソース線およびセルの列のpウェル領域(301,302,303)に電気的に連結される。従ってアレイ(30)の各列は分離されたウェルの中に配置される。

請求項（抜粋）：

メモリセルの行と列を備えた電気的消去・プログラム可能型読取専用メモリ(EEPROM)アレイを有する半導体デバイスであって: 空間的に離れ、かつ電気的に分離された、半導体基板内の第1のpウェル領域および第2のpウェル領域; 第1のpウェル領域内に配置された第1のメモリセル列; 第2のpウェル領域内に配置された第2のメモリセル列; 同じ行にあり、共通のワード線によって電気的に連結された、第1のメモリセル列の第1のメモリセルの第1の制御ゲートおよび第2のメモリセル列の第2のメモリセルの第2の制御ゲート; 第1のメモリセル列の各メモリセルのドレイン領域に電気的に連結された第1のビット線; 第2のメモリセル列の各メモリセルのドレイン領域に電気的に連結された第2のビット線; 第1のメモリセル列の各メモリセルのソース領域に電気的に連結された第1のソース線であって、該第1のソース線と第1のメモリセル列の少なくとも1つのメモリセルのソース領域が、第1のpウェル領域に電気的に連結された第1のソース線;および第2のメモリセル列の各メモリセルのソース領域に電気的に連結された第2のソース線であって、該第2のソース線と第2のメモリセル列の少なくとも1つのメモリセルのソース領域が、第2のpウェル領域に電気的に連結された第2のソース線;を備えた半導体デバイス。

IPC (4件)：

H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792

FI (2件)：

H01L27/10 434 , H01L29/78 371

Fターム (29件)：

5F083EP23 , 5F083EP44 , 5F083EP49 , 5F083ER03 , 5F083ER09 , 5F083ER30 , 5F083GA01 , 5F083GA05 , 5F083GA30 , 5F083HA02 , 5F083JA04 , 5F083JA32 , 5F083JA35 , 5F083JA56 , 5F083NA01 , 5F083PR21 , 5F083PR36 , 5F101BA07 , 5F101BA29 , 5F101BB05 , 5F101BC02 , 5F101BC11 , 5F101BD30 , 5F101BD35 , 5F101BD36 , 5F101BD37 , 5F101BE07 , 5F101BH02 , 5F101BH30

引用特許：

審査官引用 (5件)

不揮発性半導体記憶装置及びその駆動方法
公報種別：公開公報出願番号：特願平7-202000 出願人：株式会社日立製作所
EEPROM
公報種別：公開公報出願番号：特願平9-223212 出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
不揮発性半導体記憶装置及びその駆動方法
公報種別：公開公報出願番号：特願平9-339548 出願人：松下電子工業株式会社

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