特許
J-GLOBAL ID：200903050834305588
薄膜トランジスタCMOS回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-166855
公開番号（公開出願番号）：特開平8-032075
出願日： 1994年07月19日
公開日（公表日）： 1996年02月02日
要約：
【要約】【目的】 トップゲート型薄膜トランジスタを用いたCMOS回路において、チャネル領域への水分拡散によるトランジスタ特性の変動を抑制する。【構成】 nチャネル部分ソース,ドレイン電極用多結晶シリコン膜に燐イオン5を、pチャネル部分ソース,ドレイン電極用多結晶シリコン膜3に硼素イオン6を注入する。フォトリソグラフィーによりnチャネル用ソース,ドレイン領域8とpチャネル用ソース,ドレイン領域9を形成し、この上にエキシマレーザアニール法を用いて活性層となる多結晶シリコン膜12を形成する。多結晶シリコン膜12を島状にパターン加工し、低圧CVD法によりゲート絶縁膜用酸化シリコン膜13を形成した後、ゲート電極16、ソース電極17、ドレイン電極18を作製する。この時ゲート電極とソース,ドレイン用多結晶シリコン膜の重なりを、pチャネルトランジスタの重なり19よりnチャネルトランジスタの重なり20の方を小さくするように形成する。
請求項（抜粋）：
絶縁基板上に、ソース,ドレイン用多結晶シリコン層と、前記ソース,ドレイン上に形成され活性層となる多結晶シリコン層と、前記活性層多結晶シリコン層上に形成されゲート絶縁膜となる絶縁膜と、前記絶縁膜上にゲート電極を有する薄膜トランジスタを用いたCMOS回路において、前記ソース,ドレイン用多結晶シリコン層と前記ゲート電極の重なりが、pチャネルトランジスタよりもnチャネルトランジスタの方が小さいことを特徴とする薄膜トランジスタCMOS回路。
IPC (4件)：
H01L 29/786
, H01L 21/8238
, H01L 27/092
, H01L 27/08 331
H01L 29/78 311 C
, H01L 27/08 321 E
, H01L 27/08 321 C
