特許
J-GLOBAL ID：200903050980342363

半導体装置

発明者：
土屋 龍太

土屋 龍太 について

, 
斎藤 慎一

斎藤 慎一 について

, 
堀内 勝忠

堀内 勝忠 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 小川 勝男 ,  田中 恭助
公報種別：公開公報
出願番号（国際出願番号）：特願2004-182489
公開番号（公開出願番号）：特開2006-005294
出願日： 2004年06月21日
公開日（公表日）： 2006年01月05日
要約：
【課題】 完全空乏型MISFETでは、単結晶SOI層が数十nm程度と薄くなると、不純物濃度によるしきい値電圧Vthの制御には原理的に限界があり、相補型MISFETにおいてp型とn型の双方の所期のVthを同時に実現することは困難であった。 【解決手段】MISFETのゲート絶縁膜を金属酸化物4と酸窒化膜3の積層とし、ゲート電極5はソース・ドレイン6と同じ導電型の多結晶Si半導体膜を用いて形成する。ゲート絶縁膜と半導体膜のゲート電極に発生するフラットバンド電圧のシフトにより、エンハンスメントの所期のVthが同時に達成される。不純物濃度によりVthを制御する場合に較べ、1つのMISFETに対する不純物の個数の統計的なゆらぎによるVthのばらつきを低減できるため、Vth、電源電圧ともに低く設定することが可能となる。【選択図】 図1
請求項（抜粋）：
半導体基板と、前記半導体基板上に絶縁膜を介して形成された半導体層と、前記半導体層に形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されたチャネル領域と、前記チャネル領域上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して形成されたゲート電極とを備えた電界効果型トランジスタを有する半導体装置であって、 前記ゲート絶縁膜は、シリコン酸化膜よりも高い誘電率を有する金属酸化物を用いて形成されたゲート絶縁膜であり、 前記ゲート電極は、前記ソース領域およびドレイン領域と同じ導電型を有する半導体膜、又は前記半導体膜と高融点金属膜とを順に重ねた積層構造、又は前記半導体膜と高融点金属シリサイド膜とを順に重ねた積層構造のいずれかから成ることを特徴とする半導体装置。
IPC (4件)：
H01L 29/786 ,  H01L 27/08 ,  H01L 27/092 ,  H01L 21/823
FI (8件)：
H01L29/78 617T ,  H01L27/08 331E ,  H01L27/08 321D ,  H01L29/78 617U ,  H01L29/78 617M ,  H01L29/78 617L ,  H01L29/78 618F ,  H01L29/78 613A
Fターム (51件)：
5F048AA07 ,  5F048AA08 ,  5F048AC04 ,  5F048BA16 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BB14 ,  5F048BC16 ,  5F048BF06 ,  5F048BF16 ,  5F048BG05 ,  5F048BG13 ,  5F048DA25 ,  5F048DA26 ,  5F048DA27 ,  5F048DA30 ,  5F110AA01 ,  5F110AA08 ,  5F110AA09 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE05 ,  5F110EE09 ,  5F110EE11 ,  5F110EE14 ,  5F110EE32 ,  5F110FF01 ,  5F110FF02 ,  5F110FF04 ,  5F110FF09 ,  5F110FF23 ,  5F110FF29 ,  5F110FF36 ,  5F110GG02 ,  5F110GG12 ,  5F110GG25 ,  5F110GG34 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110NN02 ,  5F110NN62 ,  5F110QQ11
引用特許：
出願人引用 (2件)

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