特許

J-GLOBAL ID：200903050998512568

半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法

発明者： ジェームス ティ チェン ,  八木 厚夫
出願人/特許権者： 日本プレシジョン・サーキッツ株式会社 ,  ジェームス ティ チェン
代理人 (1件)： 松田 和子
公報種別：公開公報
出願番号（国際出願番号）：特願平7-067670
公開番号（公開出願番号）：特開平7-302853
出願日： 1995年03月27日
公開日（公表日）： 1995年11月14日
要約：

【要約】【目的】 高信頼性を有するメモリデバイスを提供することである。【構成】 2層のフロ-ティングゲ-ト21および24の上側の薄い層24は、周囲のフィ-ルド絶縁領域28のエッジとオ-バ-ラップし、リ-ク電流を低減させるようラウンド状のエッジを有している。2層のフロ-ティングゲ-トを基板から分離するトンネル誘電体25は、フィ-ルド絶縁領域28形成よりも前に形成される均一な厚さの層で構成される。セルのプログラミングおよびエレ-ジングにはFowler-Nordheim のトンネル機構が用いられる。プログラミングプロセスは、まずワ-ドライン上のすべてのセルをフラッシュプログラミングし、つぎに選択されたセルの電流を検出し、つぎに、検出された電流が所望の値になるまで、交差するビットライン上にワ-ドラインに印加される電圧よりも高い電圧を印加することにより、セル上の電荷を選択的にイレ-ズする。

請求項（抜粋）：

半導体基板は第1導電型であり、第2導電型のソース領域は上記基板に形成され、第2導電型のドレイン領域は上記基板に形成され、上記ソースおよび上記ドレイン領域は上記第1導電型の半導体のチャネル領域によって分離され、二つのフィールド絶縁領域は上記ソース領域、上記チャネル領域および上記ドレイン領域が形成される上記基板の表面に形成され、上記フィールド絶縁領域は上記基板の表面の上方および下方に延び、均一な厚さの第1誘電層は上記フィールド絶縁領域間の上記ソース領域、上記チャネル領域および上記ドレイン領域の表面上に形成され、第1半導体層は上記第1誘電層上に形成され、第2半導体層は上記第1半導体層上に形成されるとともに上記フィールド絶縁領域上に部分的に延び、上記第1および第2半導体層はフローティングゲートを構成し、第2誘電層は上記フローティングゲート上に形成され、第3半導体層は上記第2誘電層上に形成されてコントロールゲートを構成していることを特徴とする半導体メモリデバイス。

IPC (6件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  G11C 17/00 307 D ,  H01L 27/10 434

引用特許：

審査官引用 (1件)

• マトリックス配線基板
  公報種別：公開公報   出願番号：特願平5-106464   出願人：三菱電機株式会社