特許

J-GLOBAL ID：200903051019357375

半導体記憶装置

発明者： 芦田 基
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-416835
公開番号（公開出願番号）：特開2004-356614
出願日： 2003年12月15日
公開日（公表日）： 2004年12月16日
要約：

【課題】 低電力化に対応でき、かつ、小型化を実現する半導体記憶装置を提供する。【解決手段】 記憶ノードとビット線との間に設けられるアクセストランジスタは、N型ウェル254内に形成されるP型の不純物領域202,204およびゲート電極218で構成されるPチャネルMOSトランジスタからなる。埋込配線224は、タングステンなどの高融点金属からなり、上記アクセストランジスタおよびP型ウェル256の主表面に形成されるドライバトランジスタの上部に積層して設けられる。負荷素子であるPチャネルTFTを構成するポリシリコン膜270は、平坦化された埋込配線224の上部に層間絶縁膜268を介して成膜される。【選択図】 図6

請求項（抜粋）：

データを記憶するメモリセルと、 前記メモリセルに接続されるワード線およびビット線対とを備え、 前記メモリセルは、 第1の負荷素子、およびNチャネルMOSトランジスタからなる第1の駆動素子で構成される第1のインバータと、 前記第1のインバータと交差接続され、第2の負荷素子、およびNチャネルMOSトランジスタからなる第2の駆動素子で構成される第2のインバータと、 前記第1および第2のインバータの出力ノードにそれぞれ接続される第1および第2の記憶ノードと、 前記ワード線にゲート電極が接続されるPチャネルMOSトランジスタで各々が構成され、前記第1および第2の記憶ノードを前記ビット線対の一方および他方のビット線にそれぞれ接続する第1および第2のゲート素子とを含み、 前記第1の記憶ノードを構成する第1の金属配線は、基板表面に形成される前記第1の駆動素子および前記第1のゲート素子に積層して設けられ、 前記第2の記憶ノードを構成する第2の金属配線は、前記基板表面に形成される前記第2の駆動素子および前記第2のゲート素子に積層して設けられ、 前記第1および第2の負荷素子は、前記第1および第2の金属配線の上部に設けられる、半導体記憶装置。

IPC (2件)：

H01L21/8244 ,  H01L27/11

FI (1件)：

H01L27/10 381

Fターム (15件)：

5F083BS01 ,  5F083BS13 ,  5F083BS27 ,  5F083BS30 ,  5F083BS38 ,  5F083BS47 ,  5F083BS48 ,  5F083GA05 ,  5F083JA32 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083LA25 ,  5F083MA06 ,  5F083MA20

引用特許：

出願人引用 (1件)

• 半導体メモリ集積回路
  公報種別：公開公報   出願番号：特願平5-200847   出願人：日本電気株式会社