特許
J-GLOBAL ID：200903051060948983
画素構造表示装置の平均輝度検出回路
発明者：
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出願人/特許権者：
代理人 (1件)：
山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平6-218568
公開番号（公開出願番号）：特開平8-084309
出願日： 1994年09月13日
公開日（公表日）： 1996年03月26日
要約：
【要約】【目的】 比較的簡素な回路構成により、実時間における正確なAPL検出を行うことが可能となる画素表示装置の平均輝度検出回路を提供する。【構成】 Nビット幅の輝度情報を保持回路11により保持し、この保持出力と保持回路13で保持されている前回の演算結果とをM(M>N)ビット幅の加算器12により加算して保持回路13により再び保持し、その上位Nビットを出力することにより、所定画素数の画素群における画素群APLを検出し、この画素群APLを保持回路21により保持し、この保持出力と保持回路23で保持されている前回の演算結果とをL(L>N)ビット幅の加算器22により加算して保持回路23により再び保持し、その上位Nビットを出力することにより、複数の画素群からなる所望の全APLを検出する。
請求項（抜粋）：
画面上にマトリクス状に配設された多数の画素を有し、個々の画素に対する輝度情報に基づいて前記各画素単位で駆動する画素構造表示装置において、画面上に配設された各画素を所定数の画素からなる複数の画素群に分割し、入力される前記輝度情報を前記画素群ごとに加算集計することにより前記各画素群に対応する画素群平均輝度情報を順次検出出力する第1の加算回路と、前記画素群平均輝度情報を複数加算集計することにより画面の一部または全部の平均輝度情報を順次検出出力する第2の加算回路とを備え、前記第1および第2の加算回路は、入力されるNビット幅(Nは正整数)の情報を保持する第1の保持回路と、この第1の保持手段からの出力と前回の演算結果とを加算する加算器と、この加算器の出力を演算結果として保持する第2の保持回路とを有し、加算集計の終了に応じて前記演算結果の上位Nビットを前記各平均輝度情報として検出出力することを特徴とする画素構造表示装置の平均輝度検出回路。
IPC (3件)：
H04N 5/66 102
, G09G 3/20
, H04N 5/57
