論理データ入力ラッチ回路

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平6-165813
公開番号（公開出願番号）：特開平8-017182
出願日： 1994年06月27日
公開日（公表日）： 1996年01月19日
要約：

【要約】【目的】システムクロックに対し、各種入力信号をある所定のセットアップ時間をもって入力する場合に、このセットアップ時間を有効に活用してアクセス時間の高速化を図る。【構成】システムクロック入力と、このクロック入力の立ち上がりエッジに同期して、数nSのセットアップ時間をもって入力されるアドレス入力と、書き込みデータ入力と、各種制御を行なうためのRAS、CAS、WE、CS等の入力ピンが存在する同期型半導体メモリにおいて、クロックに同期して入力されるこれらの入力信号のラッチをクロック入力に同期して発生する内部クロック信号により行なうに際し、入力データ信号側に必要となる論理回路及び配線遅延時間をラッチ回路の前に配置し、クロックに対するセットアップ時間を有効に活用することにより、アクセスが高速化する。

請求項（抜粋）：

クロック信号を入力するクロック入力端子と、データ信号を入力するデータ入力端子と、ラッチ回路と、論理回路と、を半導体チップ上に備え、前記データ入力端子より入力されるデータ信号を前記クロック入力端子より入力されるクロック信号によって前記ラッチ回路にラッチする入力回路において、前記データ入力端子と前記ラッチ回路との間に前記論理回路を配し、前記論理回路が前記データ入力端子より入力された前記データ信号を入力し、その出力を前記ラッチ回路に入力することを特徴とする入力回路。

IPC (3件)：

G11C 11/401 , G11C 11/407 , H03K 19/096

FI (2件)：

G11C 11/34 362 C , G11C 11/34 354 C

引用特許：

審査官引用 (1件)

半導体記憶装置
公報種別：公開公報出願番号：特願平5-314463 出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社

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