特許
J-GLOBAL ID：200903051282238682
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2008-155837
公開番号（公開出願番号）：特開2009-302340
出願日： 2008年06月13日
公開日（公表日）： 2009年12月24日
要約：
【課題】バンプ電極の酸化を抑制し、バンプ電極と基板との密着不良を防ぐ半導体装置の製造方法を提供する。【解決手段】半導体基板の電極1の上に第2開口部41を有するレジスト40を形成する工程と、第2開口部41に含まれるシード層30の上にアンダーバンプメタル層50を形成する工程と、アンダーバンプメタル層50の上にレジスト40からせり出したせり出し部61を有するはんだ60を形成する工程と、レジスト40をウェットエッチング処理により除去する工程と、はんだ60を積層方向から異方性アッシング処理し、せり出し部61にマスクされないシード層30の表面に酸化部を生成する工程と、熱処理により酸化部の酸素をシード層30の内部に拡散する工程と、酸化されたシード層30をウェットエッチング処理により除去する工程とを具備する。【選択図】図2
請求項（抜粋）：
半導体基板を覆い且つ前記半導体基板の電極の上に第1開口部を有する絶縁体層と、前記電極との上に、バリヤメタル層を形成する工程と、
前記バリアメタル層の上に、シード層を形成する工程と、
前記シード層の上に、前記電極の上方に第2開口部を有するレジストを形成する工程と、
前記第2開口部に含まれる前記シード層の上に、アンダーバンプメタル層を形成する工程と、
前記アンダーバンプメタル層の上に、前記レジストからせり出したせり出し部を有するはんだを形成する工程と、
前記レジストをウェットエッチング処理により除去する工程と、
前記はんだを積層方向から異方性アッシング処理し、前記せり出し部にマスクされない前記シード層の表面に酸化部を生成する工程と、
熱処理により前記酸化部の酸素を前記シード層の内部に拡散する工程と、
酸化された前記シード層をウェットエッチング処理により除去する工程と
を具備し、
前記せり出し部の下に前記シード層を有する
半導体装置の製造方法。
IPC (1件)：
FI (2件)：
H01L21/92 604M
, H01L21/92 604B
