特許
J-GLOBAL ID：200903051536086900

半導体集積回路および設計方法並びに製造方法

発明者：
佐藤 正幸

佐藤 正幸 について

, 
内山 邦男

内山 邦男 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 大日方 富雄
公報種別：公開公報
出願番号（国際出願番号）：特願2000-117001
公開番号（公開出願番号）：特開2001-308271
出願日： 2000年04月18日
公開日（公表日）： 2001年11月02日
要約：
【要約】【課題】 従来の半導体集積回路のテスト方式にあっては、テスト時間が長かったり、テスタ価格が高いとともに、テスト回路自身での不良発生により歩留まりが低下するという課題があった。【解決手段】 記憶素子(MC1〜MC4)を有し該記憶素子の記憶情報によって入力に対応した任意の論理出力を出力可能な複数の可変論理セル(LCL)を、半導体チップ上の回路ブロック(CPU、ROM等)以外の領域に隙間なく敷き詰め、この可変論理セルによってチップ内の回路ブロックのテストを行なえるように構成した。
請求項（抜粋）：
記憶素子を有し該記憶素子の記憶情報によって入力に対応した任意の論理出力を出力可能な複数の可変論理セルが、半導体チップ上の回路ブロック以外の領域に配設されてなることを特徴とする半導体集積回路。
IPC (3件)：
H01L 27/04 ,  H01L 21/822 ,  H01L 21/82
FI (6件)：
H01L 27/04 T ,  H01L 21/82 A ,  H01L 21/82 B ,  H01L 21/82 T ,  H01L 21/82 R ,  H01L 27/04 U
Fターム (28件)：
5F038CA03 ,  5F038CA05 ,  5F038CA20 ,  5F038DF11 ,  5F038DT08 ,  5F038DT15 ,  5F038DT17 ,  5F038DT18 ,  5F038EZ08 ,  5F064AA04 ,  5F064AA08 ,  5F064BB12 ,  5F064BB27 ,  5F064BB28 ,  5F064BB31 ,  5F064BB33 ,  5F064DD07 ,  5F064DD14 ,  5F064DD20 ,  5F064DD22 ,  5F064DD25 ,  5F064DD39 ,  5F064EE12 ,  5F064EE45 ,  5F064FF02 ,  5F064FF14 ,  5F064FF36 ,  5F064FF52
引用特許：
審査官引用 (5件)
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平8-118215   出願人：オリンパス光学工業株式会社
  • 半導体集積回路の設計方法
    公報種別：公開公報   出願番号：特願平7-132083   出願人：株式会社日立製作所, 株式会社日立マイコンシステム
  • 可変論理集積回路
    公報種別：公開公報   出願番号：特願平7-308733   出願人：株式会社日立製作所
全件表示

前のページに戻る

TOP

BOTTOM