特許

J-GLOBAL ID：200903051571547618

データ処理方法および装置、情報記憶媒体

発明者： 近藤 敬一朗
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 金田 暢之 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-193236
公開番号（公開出願番号）：特開2001-022803
出願日： 1999年07月07日
公開日（公表日）： 2001年01月26日
要約：

【要約】【課題】 セルベースブロックとゲートアレイブロックの干渉が確実に防止されているマスタスライスを簡単な処理で自動生成する。【解決手段】 ゲートアレイブロックと同幅で配置される位置が半分だけシフトするダミーゲートブロックを登録しておき、外部入力される設計データに対応してセルベースブロックを配置してから空白にダミーゲートブロックを配列する。ダミーゲートブロックとセルベースブロックとの間隙に隙間充填ブロックを配列してからダミーゲートブロックの配置を解除し、その空白にゲートアレイブロックを配列してから空白に隙間充填ブロックを配列する。ゲートアレイブロックは全幅の半分以上の隙間充填ブロックを介してセルベースブロックに隣接するので、障害が確実に防止されているマスタスライスが簡単な処理で自動的にデータ生成される。

請求項（抜粋）：

相互に配線されることなく配列されている複数のトランジスタ素子からなるゲートアレイブロックと、所定の機能を発生するように配線された複数の回路素子からなる複数種類のセルベースブロックと、前記ゲートアレイブロックと前記セルベースブロックとの隙間に配置される隙間充填ブロックと、セルベースブロックと隙間充填ブロックとを配置できるセルサイト領域およびゲートアレイブロックを配置できるゲートサイト領域が重複されて定義されている重複サイト領域と、前記ゲートアレイブロックと同一サイズで前記ゲートサイト領域に配列される位置が半分だけシフトするダミーゲートブロックと、を事前にデータ登録しておき、設計する集積回路に対応した設計データの外部入力を受け付け、前記設計データに対応して特定の前記セルベースブロックを前記セルサイト領域の特定の位置に配置し、前記ゲートサイト領域の前記セルベースブロックが配置されていない位置の全域に前記ダミーゲートブロックを順番に配列し、前記セルサイト領域の前記ダミーゲートブロックと前記セルベースブロックとが配置されていない位置の全域に前記隙間充填ブロックを順番に配列し、前記ダミーゲートブロックの配置を解除し、前記ゲートサイト領域の前記ダミーゲートブロックの配置が解除された位置の全域に前記ゲートアレイブロックを順番に配列し、前記セルサイト領域の前記ゲートアレイブロックと前記セルベースブロックと前記隙間充填ブロックとが配置されていない位置の全域に前記隙間充填ブロックを順番に配列するようにしたデータ処理方法。

IPC (3件)：

G06F 17/50 ,  H01L 27/118 ,  H01L 21/82

FI (3件)：

G06F 15/60 658 A ,  H01L 21/82 M ,  H01L 21/82 C

Fターム (9件)：

5B046AA08 ,  5B046BA04 ,  5B046KA06 ,  5F064AA03 ,  5F064DD10 ,  5F064DD14 ,  5F064DD26 ,  5F064HH12 ,  5F064HH13

引用特許：

出願人引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平4-078495   出願人：日本電気株式会社

審査官引用 (1件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平4-078495   出願人：日本電気株式会社