特許

J-GLOBAL ID：200903051734103631

半導体装置およびその製造方法

発明者： 森 喜代志 ,  寺本 章伸
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 高田 守 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-008998
公開番号（公開出願番号）：特開2001-203347
出願日： 2000年01月18日
公開日（公表日）： 2001年07月27日
要約：

【要約】【課題】 MOSトランジスタを含む半導体装置の製造方法に関し、DRAMの製造プロセスなどに伴う熱処理を経た後に、所望の特性を発揮するMOSトランジスタを製造することを目的とする。【解決手段】 シリコン基板10に分離領域12を設けて、NMOSトランジスタを形成すべきNMOS領域と、PMOSトランジスタを形成すべきPMOS領域とを設ける。シリコン基板10の上にゲート絶縁膜用のシリコン酸化膜14およびアモルファスシリコン膜16を形成する。NMOS領域にN型不純物を注入する(図1(A))。アモルファスシリコン膜16の上にWSi膜22を形成し、PMOS領域にのみN型不純物を注入する(図1(C))。WSi膜22の上にシリコン酸化膜28およびシリコン窒化膜30を形成した後、エッチングによってゲート電極を形成する(図1(E))。

請求項（抜粋）：

MOSトランジスタを含む半導体装置であって、シリコン基板と、前記シリコン基板の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極とを備え、前記ゲート電極は、前記ゲート絶縁膜の上に形成されたアモルファスシリコン膜と、前記アモルファスシリコン膜の上に形成されたタングステンシリサイド膜と、前記タングステンシリサイド膜の上に形成された絶縁膜とを備えることを特徴とする半導体装置。

IPC (3件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/318

FI (3件)：

H01L 21/28 301 D ,  H01L 21/318 C ,  H01L 29/78 301 G

Fターム (47件)：

4M104AA01 ,  4M104BB01 ,  4M104BB36 ,  4M104BB40 ,  4M104CC05 ,  4M104DD04 ,  4M104DD43 ,  4M104DD55 ,  4M104DD80 ,  4M104DD91 ,  4M104EE03 ,  4M104EE14 ,  4M104FF13 ,  4M104FF14 ,  4M104GG10 ,  4M104GG16 ,  4M104HH04 ,  5F040DA00 ,  5F040DA06 ,  5F040DB03 ,  5F040DC01 ,  5F040EA08 ,  5F040EC01 ,  5F040EC02 ,  5F040EC04 ,  5F040EC07 ,  5F040EC13 ,  5F040EC28 ,  5F040ED03 ,  5F040EF02 ,  5F040EK05 ,  5F040FA16 ,  5F040FA17 ,  5F040FA19 ,  5F040FC00 ,  5F058BA20 ,  5F058BB04 ,  5F058BC08 ,  5F058BC11 ,  5F058BD01 ,  5F058BD04 ,  5F058BD10 ,  5F058BE07 ,  5F058BF52 ,  5F058BF62 ,  5F058BF64 ,  5F058BJ02