特許

J-GLOBAL ID：200903051738592602

半導体装置

発明者： 羽鳥 文敏 ,  藤田 哲也
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願平11-235642
公開番号（公開出願番号）：特開2000-138348
出願日： 1999年08月23日
公開日（公表日）： 2000年05月16日
要約：

【要約】【課題】 本発明は、電源投入後においてラッチアップの発生を防止することが可能な半導体装置を提供することを目的とする。【解決手段】 電源VDD2が投入されてから電源VDD1が投入されるまでの期間を含む、電源投入から十分な所定期間が経過するまでの間、リセット回路14の制御に基づいてトランジスタMN1、MN2、MP1、MP2を動作させ、Nウエル11を電源電圧VDD2端子に接続し、Pウエル12を接地電圧VSS端子に接続する。これにより、基板電位が浮遊状態になってラッチアップが発生するのを防止することができる。所定期間経過後は、リセット回路14の制御によって、上記全てのトランジスタがオフし、Nウエル11及びPウエル12に、それぞれの極性に応じたバイアス電圧が供給される。

請求項（抜粋）：

少なくとも2種類の電源あるいは接地電位のいずれかをソースに印加されて動作する少なくとも1つのMOSFETがそれぞれ異なる複数の半導体層に形成されている半導体装置であって、少なくとも前記電源のいずれかが最初に投入されてから他の全ての電源が投入され安定するまでの所定期間に、前記半導体層のそれぞれの電位を前記半導体層の導電型に応じて、前記少なくとも2種類の電源のうち最も高い電源電位あるいは接地電位に固定する手段を含む電位制御部を備えることを特徴とする半導体装置。

IPC (5件)：

H01L 27/04 ,  H01L 21/822 ,  G11C 11/413 ,  G11C 11/408 ,  H03K 19/003

FI (4件)：

H01L 27/04 G ,  H03K 19/003 B ,  G11C 11/34 335 C ,  G11C 11/34 354 G

引用特許：

審査官引用 (4件)

• 特開平2-153621
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願平6-169639   出願人：株式会社東芝
• 特開平2-185062
  
• 特開昭55-140261