特許
J-GLOBAL ID：200903051766350860
強誘電体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平9-158556
公開番号（公開出願番号）：特開平11-008355
出願日： 1997年06月16日
公開日（公表日）： 1999年01月12日
要約：
【要約】【課題】 強誘電体への水素侵入を防ぐためのバリア膜を用いて、強誘電体容量の横や上からだけではなく、下からの水素侵入も防ぐことにより、水素による強誘電体キャパシタの劣化に起因する誤動作を防止する。【解決手段】 強誘電体キャパシタの上部電極10の上部に水素バリア膜11を形成し、下部電極7の下部には導電性水素バリア膜14および絶縁性水素バリア膜13を形成する。下部電極7は前記導電性水素バリア膜を介して前記コンタクトプラグ6と接続する。
請求項（抜粋）：
半導体基板と該半導体基板上に設けられた強誘電体キャパシタとを有し、前記強誘電体キャパシタは、下部電極と、上部電極と、該上部電極および該下部電極の間に挟まれた強誘電体膜を含む強誘電体メモリにおいて、前記半導体基板上に、第一の水素バリア膜、前記強誘電体キャパシタおよび第二の水素バリア膜をこの順に備えたことを特徴とする強誘電体メモリ。
IPC (6件)：
H01L 27/10 451
, H01L 27/108
, H01L 21/8242
, H01L 21/8247
, H01L 29/788
, H01L 29/792
H01L 27/10 451
, H01L 27/10 651
, H01L 29/78 371
