特許
J-GLOBAL ID：200903051865744357
メモリ書込み/読出し方法及びメモリ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
佐々木 聖孝
公報種別：公開公報
出願番号（国際出願番号）：特願平8-037054
公開番号（公開出願番号）：特開平9-213064
出願日： 1996年02月01日
公開日（公表日）： 1997年08月15日
要約：
【要約】【課題】 複数個のフラッシュ・メモリを同一バス上に接続してなるメモリシステムにおいて、任意の或るフラッシュ・メモリにデータを書き込みながら任意の別のフラッシュ・メモリからデータを読み出すようにする。【解決手段】 コントローラ10は、たとえば8ビット幅の内部バスFD0 〜7と、全フラッシュ・メモリFM0 〜FMn に共通な各1本の制御線すなわちコマンド・ラッチ・イネーブル制御線FCLE、アドレス・ラッチ・イネーブル制御線FALE、ライト・プロテクト制御線XFWPおよびライト・イネーブル制御線XFWE- と、各々のフラッシュ・メモリFM0 〜FMn に個別的に割り当てられた各(n+1)本の制御線すなわちチップ・イネーブル制御線XFCE0-〜XFCEn-、リード(出力)・イネーブル制御線XFRE0-〜XFREn-およびビジー線XFBSY0-〜XFBSYn-とを介して、各ラッシュ・メモリFM0 〜FMn に接続されている。内部バスFD0 〜7 は、コントローラ10と各フラッシュ・メモリFM0 〜FMn 間のコマンド、アドレスおよびデータの伝送に兼用される。
請求項（抜粋）：
複数個のフラッシュ・メモリに接続されたメモリ制御装置が任意の第1の前記フラッシュ・メモリに共通のバスを介して第1のデータを書き込むと同時に任意の第2の前記フラッシュ・メモリより前記バスを介して第2のデータを読み出すメモリ書込み/読出し方法であって、前記メモリ制御装置が前記バスを介して前記第1のフラッシュ・メモリに所定のタイミングで書込み用のコマンド、書込みアドレスおよび前記第1のデータを与える第1のステップと、前記第1のフラッシュ・メモリが前記書込み用コマンドに応答して第1の所定時間内に外部からの信号を受け付けない状態で前記書込みアドレスで指定される記憶領域に前記第1のデータを書き込む第2のステップと、前記第1の所定時間内に前記メモリ制御装置が前記バスを介して前記第2のフラッシュ・メモリに所定のタイミングで読出し用のコマンドおよび読出しアドレスを与える第3のステップと、前記第2のフラッシュ・メモリが前記読出し用のコマンドに応答して第2の所定時間内に前記読出しアドレスで指定される記憶領域より前記第2のデータを読み出して出力ポートにセットする第4のステップと、前記第2の所定時間の経過後に前記メモリ制御装置が前記第2のフラッシュ・メモリの出力ポートにセットされている前記第2のデータを前記バスを介して取り込む第5のステップとを有することを特徴とするメモリ書込み/読出し方法。
IPC (3件)：
G11C 7/00 312
, G06F 12/06 525
, G11C 16/06
G11C 7/00 312 B
, G06F 12/06 525 B
, G11C 17/00 309 Z
