特許
J-GLOBAL ID：200903051949101265
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-228033
公開番号（公開出願番号）：特開平11-068535
出願日： 1997年08月25日
公開日（公表日）： 1999年03月09日
要約：
【要約】【課題】 半導体スイッチング素子がオフ状態からオン状態に変化するときに誤動作が生じず、制御回路の内部構成が簡単な半導体装置を得る。【解決手段】 トランジスタTrは、コレクタが抵抗R2を介してIGBT5のゲートに接続され、ベースがR3及びR4を介してIGBT5の主電流用のエミッタに接続され、エミッタがIGBT5の主電流用のエミッタに接続されている。制御回路7の端子IN5は抵抗R5を介して抵抗R3及びR4の接続点の電位を受け、制御回路7の端子IN5及びIN3間にはコンデンサCが接続されている。抵抗R5及びコンデンサCによって、IGBT5がオフ状態からオン状態に変化するとき、端子IN5に印加される電圧にはヒゲ状の波形が生じ難いため制御回路7の誤動作が生じ難い。
請求項（抜粋）：
第1電流電極、第2電流電極及び制御電極を有する半導体スイッチング素子と、前記半導体スイッチング素子の第1電流電極に流れ込む電流の一部が流通する第1抵抗と、第1電流電極が前記半導体スイッチング素子の制御電極に接続され、制御電極が前記第1抵抗の一端に接続され、第2電流電極が前記第1抵抗の他端に接続されたトランジスタと、一端が第1抵抗に接続された第2抵抗と、一端が前記第2抵抗の他端に接続され、他端が前記第1抵抗の他端に接続された容量と、前記半導体スイッチング素子の制御電極に印加する電圧を生成して出力する制御回路と、を備え、前記制御回路は、前記第2抵抗及び容量の接続点の電位を受け、この電位が予め定められた判断レベル以上になると、前記半導体スイッチング素子の制御電極に印加する電圧を前記半導体スイッチング素子のオフ電圧にする半導体装置。
IPC (2件)：
FI (2件)：
H03K 17/16 B
, H03K 17/08 Z
