特許
J-GLOBAL ID：200903052023157387

半導体装置及びその製造方法

発明者：
井場 淳一郎

井場 淳一郎 について

, 
幸山 裕亮

幸山 裕亮 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平5-229956
公開番号（公開出願番号）：特開平7-086432
出願日： 1993年09月16日
公開日（公表日）： 1995年03月31日
要約：
【要約】【目的】キャパシタ面積の減少なしに、ジャンクションリーク電流を低減する。ジャンクションリークの根本となる部分下方の絶縁体層をトレンチ内側に張り出すよう厚く形成しその部分でのトレンチ外側に沿う反転を遮断させる。【構成】基板表面のトランジスタの導電領域18に繋がるようトレンチ22が形成され、トレンチ22の内側にその上縁部が導電領域18より下方に位置するキャパシタ電極5 と、少なくともキャパシタ電極5 の上縁部から導電領域18に至るまでの部分でトレンチの内径を狭めるように内側に張り出し厚く形成された絶縁体層9 と、キャパシタ電極5 面を覆うキャパシタ絶縁膜10と、キャパシタ絶縁膜10に接触しトレンチを充填するキャパシタ電極11,14 とを具備したことを特徴とする。
請求項（抜粋）：
第1導電型の半導体基体と、この半導体基体表面に形成された第2導電型の導電領域と、この導電領域に隣接して前記半導体基体に開孔されるトレンチと、このトレンチの内側に被覆され、その上縁部が前記導電領域より下方に位置する第1キャパシタ電極と、少なくとも前記第1キャパシタ電極の上縁部から前記導電領域に至るまでの部分でトレンチの内径を狭めるように内側に張り出し厚く形成された絶縁体層と、前記第1キャパシタ電極面を覆うキャパシタ絶縁膜と、このキャパシタ絶縁膜に接触し前記トレンチを充填する第2キャパシタ電極とを具備したことを特徴とする半導体装置。
IPC (4件)：
H01L 21/8242 ,  H01L 27/108 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 325 D ,  H01L 27/04 C
引用特許：
審査官引用 (5件)
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