特許
J-GLOBAL ID：200903052032740320
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 光男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-147172
公開番号（公開出願番号）：特開平7-335757
出願日： 1994年06月06日
公開日（公表日）： 1995年12月22日
要約：
【要約】【目的】 基板上に形成されたコンタクトホール上方に配線パターンを形成するにあたり、配線パターンの位置合せずれマージンを拡大する。【構成】 Si基板1上に層間絶縁膜2、層間膜12、13を積層し、RIEによりコンタクトホール4を形成し、導電性材料5を埋め込んでプラグ6を形成する。その後、層間膜12を残して層間膜13を除去しプラグ6を突出させる。このプラグ突出部14および層間膜12上に配線材料8を堆積し、レジストパターニングによるエッチングによりプラグ6上に配線を形成する。配線形成のエッチング時、突出したプラグの周りにもサイドウォールが形成され、これにより配線パターニングの際のレジスト7がコンタクトホール4から多少ずれても、サイドウォールにより、プラグ6とコンタクトホール側壁との境界内にエッチングが進入することはない。
請求項（抜粋）：
半導体基板上または下層配線上に形成された層間膜にコンタクトホールを形成し、前記コンタクトホール内に導電性材料を埋め込んでプラグを形成し、前記プラグ上に配線材料を堆積し、部分エッチングして配線パターンをプラグ上に形成する半導体装置の製造方法において、前記プラグ形成後、プラグ上への配線材料堆積に先立って、プラグが前記層間膜より部分的に突出するように前記層間膜を部分的にエッチングする工程を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 21/768
, H01L 21/28
, H01L 21/28 301
