特許
J-GLOBAL ID：200903052041002315
集積CMOS回路装置及びその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
山口 巖 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-150606
公開番号（公開出願番号）：特開平10-321733
出願日： 1998年05月13日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】 所要面積を低減し、プロセスの出費を削減して製造することのできる集積CMOS回路装置及びその製造方法を提供する。【解決手段】 pチャネルMOSトランジスタ及びnチャネルMOSトランジスタが形成されている半導体基板に第1のシリコン層5、Si1-x Gex 層6及び第2のシリコン層7を選択エピタキシーにより成長させる。導電状態でpチャネルMOSトランジスタにはSi1-x Gex 層内に埋め込みチャネルを形成し、nチャネルMOSトランジスタ内には第2のシリコン層7内に表面チャネルを形成する。
請求項（抜粋）：
少なくとも第1のシリコン層(5)、Si1-x Gex 層(6)及び第2のシリコン層(7)を有する半導体基板(1)が備えられ、Si1-xGex 層(6)が第1のシリコン層(5)及び第2のシリコン層(7)とほぼ同じ格子定数を有し、半導体基板(1)内にpチャネルMOSトランジスタ及びnチャネルMOSトランジスタが形成されていることを特徴とする集積CMOS回路装置。
IPC (3件)：
H01L 21/8238
, H01L 27/092
, H01L 29/78
H01L 27/08 321 C
, H01L 29/78 301 B
, H01L 29/78 301 H
