メモリ試験用ブロックアドレスパターン発生器

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平4-196122
公開番号（公開出願番号）：特開平6-020499
出願日： 1992年06月30日
公開日（公表日）： 1994年01月28日
要約：

【要約】【目的】被試験メモリと等価なアドレス空間で分割ブロックアドレスを実アドレス空間で発生する。【構成】 X列ブロック内アドレス発生部4はブロック内のX列アドレスを発生し、Y行ブロック内アドレス発生部3はブロック内のY行アドレスを発生する。X列ブロックアドレス発生部2はX列ブロックアドレスを発生し、Y行ブロックアドレス発生部1はY行ブロックアドレスを発生する。論理和回路5AはY行ブロックアドレス発生部1とY行ブロック内アドレス発生部3の出力の論理和をとり、論理和回路5BはX列ブロックアドレス発生部2とX列ブロック内アドレス発生部4の出力の論理和をとる。

請求項（抜粋）：

試験されるメモリ(6) のメモリセルの領域を複数のブロックに分割し、各ブロックごとの試験用ブロックアドレスパターンを発生するブロックアドレスパターン発生器において、メモリ(6) のメモリセルを分割したブロック内アドレスの最大値(22)とアドレス加算値(20)と分割したブロックアドレスの最大値(21)を入力とし、X列ブロックアドレス発生部(2) のキャリー出力(12B) により、Y行ブロックアドレスを発生するY行ブロックアドレス発生部(1) と、メモリ(6) のメモリセルを分割したブロック内アドレスの最大値(22)とアドレス加算値(20)と分割したブロックアドレスの最大値(21)を入力とし、X列ブロックアドレスを発生するX列ブロックアドレス発生部(2) と、メモリ(6) のメモリセルを分割したブロック内アドレスの最大値(22)とアドレス加算値(20)を入力とし、X列ブロックアドレス発生部(4) のキャリー出力(12B) により、ブロック内のY行アドレスを発生するY行ブロック内アドレス発生部(3) と、メモリ(6) のメモリセルを分割したブロック内アドレスの最大値(22)とアドレス加算値(20)を入力とし、ブロック内のX列アドレスを発生するX列ブロック内アドレス発生部(4) と、Y行ブロックアドレス発生部(1) とY行ブロック内アドレス発生部(3) の出力を入力として論理和をとり、メモリ(6) に出力する論理和回路(5A)と、X列ブロックアドレス発生部(2) とX列ブロック内アドレス発生部(4) の出力を入力として論理和をとり、メモリ(6) に出力する論理和回路(5B)とを備え、Y行ブロック内アドレス発生部(3) とX列ブロック内アドレス発生部(4) は、メモリ(6) のメモリセルを分轄したブロック内アドレスの最大値(22)を入力とし、反転する反転回路(10B) と、反転回路(10B) の出力とアドレス加算値(20)を入力とし、論理和をとる論理和回路(11)と、論理和回路(11)の出力とアドレスレジスタ(14)の出力を入力とし、演算してキャリー信号を入出力する演算回路(12)と、演算回路(12)の出力とブロック内アドレスの最大値(22)を入力とし、論理積をとってアドレスレジスタ(14)に出力する論理積回路(13)とで構成され、Y行ブロックアドレス発生部(1) とX列ブロックアドレス発生部(2) は、分轄したブロックメモリセルのブロック内アドレスの最大値(22)を入力とし、反転する反転回路(10A) と、反転回路(10A) の出力とブロックアドレスの最大値(21)を入力とし、論理積をとる論理積回路(10C) と、ブロック内アドレスの最大値(22)と反転回路(10B) の出力を入力とし、論理和をとる論理和回路(10D) とがY行ブロック内アドレス発生部(3) に加えられて構成されることを特徴とするメモリ試験用ブロックアドレスパターン発生器。

引用特許：

出願人引用 (3件)

アドレスパターン発生器
公報種別：公開公報出願番号：特願平4-103989 出願人：安藤電気株式会社
特開平4-080675
特開昭61-178860

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