可変幅データ転送用深度/幅調節可能FIFOバッファ

発明者： , , ,
出願人/特許権者：
代理人 (1件)：大貫進介 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-346248
公開番号（公開出願番号）：特開平8-235850
出願日： 1995年12月13日
公開日（公表日）： 1996年09月13日
要約：

【要約】【課題】可変幅データの転送に対応可能な深度/幅調節可能FIFOバッファ(65)を提供する。【解決手段】 FIFOバッファ(65)は、2部分から成るリード/ライト・レジスタ(73,75)を有し、これらを各々独立に制御して、16ビット・ワードが転送される際にもFIFOバッファ(65)内のレジスタ空間を無駄にすることなく、16ビット・ワードまたは32ビット・ワードの転送を可能にする。FIFOバッファ(65)を狭めて16ビット・ワードを転送するとき、記憶空間は深められる。これによって、16ビット並列データまたは32ビット並列データのいずれをインターフェースする場合でも、FIFOバッファ・レジスタ(72)を最大限利用することができる。FIFOバッファ(65)はホスト・プロセッサに対してのみスレーブとなるバッファであり、FIFOバッファ(65)にデータ出力の開始することはできないが、構造を簡単かつ小型に保つことができる。

請求項（抜粋）：

先入れ先出しバッファ(65)を備えたデータ処理システム(20)であって、該先入れ先出しバッファ(65)は:複数のレジスタ(72)であって、各レジスタが第1バス(116)に結合された複数の入力端子と、第2バス(64)に結合された複数の出力端子とを有する、前記複数のレジスタ;および前記複数のレジスタ(72)に結合され、前記第1バス(116)からのデータ・ワードが第1所定幅を有するとき、前記第1バス(116)からのデータを受信するように、前記複数のレジスタ(72)の内1つのレジスタをイネーブルする制御論理回路(98)であって、前記第1バス(116)からのデータ・ワードが第2所定幅を有するとき、前記複数のレジスタの内2つのレジスタ(72)をイネーブルする前記制御論理回路(98);から成ることを特徴とするデータ処理システム(20)。

IPC (2件)：

G11C 7/00 318 , G06F 5/06

FI (2件)：

G11C 7/00 318 A , G06F 5/06 C

引用特許：

審査官引用 (1件)

半導体メモリ
公報種別：公開公報出願番号：特願平5-110840 出願人：日本電気株式会社

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