特許
J-GLOBAL ID：200903052263768154
チップサイズパッケージの製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
清水 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-103224
公開番号（公開出願番号）：特開2002-313988
出願日： 1995年08月30日
公開日（公表日）： 2002年10月25日
要約：
【要約】【課題】 金型を用いることなく、工程数を低減して、低価格化を図ることができ、LSIの保護が十分なチップサイズパッケージの製造方法を提供する。【解決手段】 集積回路がそれぞれ形成された、四辺を有する複数の半導体チップ領域を有し、前記複数の半導体チップ領域の周辺上に、前記四辺に沿って複数の電極204,205がそれぞれ形成された半導体ウエハを準備する工程と、前記半導体ウエハの表面を保護膜100によって覆う工程と、前記複数の電極204,205の形成された位置とは異なる前記複数の半導体チップ領域のそれぞれの中央側で、前記四辺の各々に沿った複数の電極204,205が外部との電気的接続をとるために、前記複数の電極204,205にそれぞれ電気的に接続される複数の配線704,705を前記保護膜100上に形成する工程と、前記複数の配線704,705及び前記保護膜100を樹脂200によって覆う工程と、前記樹脂200によって覆われた半導体ウエハを個々の半導体チップに分割する工程とを含む。
請求項（抜粋）：
(a)集積回路がそれぞれ形成された、四辺を有する複数の半導体チップ領域を有し、前記複数の半導体チップ領域の周辺上に、前記四辺に沿って複数の電極がそれぞれ形成された半導体ウエハを準備する工程と、(b)前記半導体ウエハの表面を保護膜によって覆う工程と、(c)前記複数の電極の形成された位置とは異なる前記複数の半導体チップ領域のそれぞれの中央側で、前記四辺の各々に沿った複数の電極が外部との電気的接続をとるために、前記複数の電極にそれぞれ電気的に接続される複数の配線を前記保護膜上に形成する工程と、(d)前記複数の配線及び前記保護膜を樹脂によって覆う工程と、(e)前記樹脂によって覆われた半導体ウエハを個々の半導体チップに分割する工程とを含むことを特徴とするチップサイズパッケージの製造方法。
IPC (2件)：
H01L 23/12 501
, H01L 23/12
H01L 23/12 501 C
, H01L 23/12 501 P
