特許
J-GLOBAL ID：200903052374316619

情報処理システム、情報処理方法および情報処理プログラム

発明者：
奥田 和伸

奥田 和伸 について

, 
吉田 守男

吉田 守男 について


出願人/特許権者：
株式会社沖テクノクリエーション

株式会社沖テクノクリエーション について


代理人 (1件)： 工藤 宣幸
公報種別：公開公報
出願番号（国際出願番号）：特願2004-299167
公開番号（公開出願番号）：特開2006-113743
出願日： 2004年10月13日
公開日（公表日）： 2006年04月27日
要約：
【課題】 記憶資源を節約し、コスト高や装置規模の増大を抑制するとともに、可用性を高める。【解決手段】 供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るFPGA部を持つ情報処理システムにおいて、伝送されて到来した前記構成データを記憶するための構成データ記憶部と、予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶部に記憶されている構成データの誤り検出を行う誤り検出実行部と、当該誤り検出実行部によって誤りが検出されなかった構成データを前記FPGA部に供給するFPGA制御部とを備える。【選択図】 図1
請求項（抜粋）：
供給を受けた構成データに応じて、ゲートアレイ上のゲート間の接続関係を変更することでハードウエア構成を変更し得るFPGA部を持つ情報処理システムにおいて、 伝送されて到来した前記構成データを記憶するための構成データ記憶部と、 予め求められ、当該構成データに関する誤り検出機能を持つ誤り検出データをもとに、当該構成データ記憶部に記憶されている構成データの誤り検出を行う誤り検出実行部と、 当該誤り検出実行部によって誤りが検出されなかった構成データを前記FPGA部に供給するFPGA制御部とを備えたことを特徴とする情報処理システム。
IPC (2件)：
G06F 11/00 ,  G06F 12/16
FI (2件)：
G06F9/06 630A ,  G06F12/16 320B
Fターム (8件)：
5B018GA01 ,  5B018HA13 ,  5B018NA06 ,  5B018QA20 ,  5B076CA01 ,  5B076EB03 ,  5B176CA01 ,  5B176EB03
引用特許：
出願人引用 (1件)

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