特許
J-GLOBAL ID：200903052418657010

半導体素子のキャパシター製造方法

発明者：
金 正浩

金 正浩 について


出願人/特許権者：
現代電子産業株式会社

現代電子産業株式会社 について


代理人 (1件)： 長谷川 芳樹 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-181555
公開番号（公開出願番号）：特開平8-172171
出願日： 1995年07月18日
公開日（公表日）： 1996年07月02日
要約：
【要約】【目的】 本発明はキャパシターの静電容量を増加させ半導体素子の高集積化を可能にするための半導体素子のキャパシター製造方法に関する。【構成】 半導体基板の上部に凸凹形に形成された多数の側壁を備えた円筒型貯蔵電極を形成することにより貯蔵電極の表面積を増加させ、後に誘電体膜とプレート電極を形成することによりキャパシターの静電容量を増加させ半導体素子の高集積化を達成することかできるようになる。
請求項（抜粋）：
半導体素子のキャパシター製造方法において、半導体基板上部に下部絶縁層を形成し、コンタクト マスクを用いて前記半導体基板が露出するようコンタクトホールを形成した後、前記コンタクトホールの側壁に絶縁膜スペーサーを形成し、前記コンタクトホールを介し前記半導体基板と接続するよう第1導電層を蒸着し、その上部に第1、2、3犠牲膜を蒸着する工程と、貯蔵電極マスクを用いて前記第3、2、1犠牲膜をそれぞれエッチングした後、前記第2犠牲膜を一定厚さに側面エッチングする工程と、全体構造の上部に第2導電層を一定厚さに蒸着し、異方性エッチングを行い第2導電体スペーサーを形成する工程と、全体構造の上部に酸化膜を一定厚さに蒸着し、異方性エッチングを行うが、過エッチングして酸化膜スペーサーと第1導電層パターンを形成する工程と、全体構造の上部に第3導電層を一定厚さに蒸着し、異方性エッチングを行い第3導電層スペーサーを形成し、前記露出した第1、2、3犠牲膜と酸化膜スペーサーを湿式方法で除去することにより、側壁が凸凹形になるよう円筒形貯蔵電極を形成する工程を含むことを特徴とする半導体素子のキャパシター製造方法。
IPC (4件)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (2件)：
H01L 27/10 621 A ,  H01L 27/04 C
引用特許：
審査官引用 (3件)

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