特許

J-GLOBAL ID：200903052724041740

クロック配線の容量低減方法

発明者： 高田 繁治
出願人/特許権者： 日本電気アイシーマイコンシステム株式会社
代理人 (1件)： 堀 城之
公報種別：公開公報
出願番号（国際出願番号）：特願平11-125454
公開番号（公開出願番号）：特開2000-315729
出願日： 1999年05月06日
公開日（公表日）： 2000年11月14日
要約：

【要約】【課題】 クロックの高速動作及び低消費電力化を図るようにする。【解決手段】 半導体集積回路の回路接続情報から、使用されているFF1〜4を抽出し、さらに外部端子アサイン情報から外部CLK端子の座標を抽出し、各グループ内にてセルを配置するとき、FF1〜4を外部CLK端子の近傍に配置し、FF1〜4と外部CLK端子との間の配線長を減らすようにする。

請求項（抜粋）：

フリップフロップを含む複数のセルの配置領域を設定する第1の工程と、外部端子の位置を設定する第2の工程と、機能あるいは階層毎にグルーピングを行う第3の工程と、前記グルーピングされた各グループ内のフリップフロップをクロック端子の近傍に配置する第4の工程と、前記各グループ内のフリップフロップ以外の前記セルを配置する第5の工程と、前記グループ以外の領域に前記セルを配置する第6の工程と、前記クロック端子と前記フリップフロップとを配線する第7の工程とを備えることを特徴とするクロック配線の容量低減方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (5件)：

H01L 21/82 W ,  G06F 15/60 658 A ,  G06F 15/60 658 K ,  H01L 21/82 B ,  H01L 21/82 C

Fターム (19件)：

5B046AA08 ,  5B046BA05 ,  5F064AA04 ,  5F064BB19 ,  5F064DD03 ,  5F064DD04 ,  5F064DD07 ,  5F064DD14 ,  5F064DD24 ,  5F064DD25 ,  5F064EE02 ,  5F064EE03 ,  5F064EE08 ,  5F064EE23 ,  5F064EE43 ,  5F064EE47 ,  5F064EE54 ,  5F064HH06 ,  5F064HH11

引用特許：

出願人引用 (1件)

• LSIレイアウト設計方法およびLSI
  公報種別：公開公報   出願番号：特願平9-164525   出願人：松下電器産業株式会社