特許

J-GLOBAL ID：200903052865449947

半導体装置および半導体装置の製造方法

発明者： 坂森 重則 ,  大芦 敏行
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 宮田 金雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-315301
公開番号（公開出願番号）：特開平9-162387
出願日： 1995年12月04日
公開日（公表日）： 1997年06月20日
要約：

【要約】【課題】 セルフアライメント法にてコンタクトホールを形成する際、半導体装置の電気的特性が劣化し、且つ、信頼性が低下するという問題点があった。【解決手段】 メモリセル形成部と周辺回路形成部とを備えた半導体基板1の両領域の第1の拡散層6と、ゲート絶縁膜3を介した複数のゲート電極4と、メモリセル形成部上のゲート電極4上のシリコン酸化膜33とエッチングストッパ膜34と、周辺回路形成部上のゲート電極4の側壁にシリコン酸化膜33a、エッチングストッパ膜34aおよび絶縁膜35aが順次積層されたサイドウォール37と、サイドウォール37の周囲の第2の拡散層38と、全面を覆う層間絶縁膜40と、メモリセル形成部上第1の拡散層6まで貫通したコンタクトホール44と、周辺回路形成部上第2の拡散層38まで貫通した第2のコンタクトホール43と、各コンタクトホール44,43を介した電極膜45とを備える。

請求項（抜粋）：

第1の領域と第2の領域とを備えた半導体基板の上記両領域の上部に不純物が注入されて形成された第1の拡散層と、上記半導体基板上の上記各第1の拡散層間上にゲート絶縁膜を介して形成された複数の第1の配線層と、上記第1の領域上に形成された上記第1の配線層上に上記第1の配線層を覆うように順次積層され形成されたシリコン酸化膜およびエッチングストッパ膜と、上記第2の領域上に形成された上記第1の配線層の側壁にシリコン酸化膜、エッチングストッパ膜および絶縁膜が順次積層されて成るサイドウォールと、上記サイドウォールの周囲の上記半導体基板上部に不純物が注入されて形成され、上記第1の拡散層の不純物濃度より上記不純物濃度が高い第2の拡散層と、上記エッチングストッパ膜、上記絶縁膜および上記半導体基板を覆うように形成された層間絶縁膜と、上記第1の領域上に形成された上記第1の拡散層に達するまで上記層間絶縁膜、上記エッチングストッパ膜および上記シリコン酸化膜を貫通して形成された第1のコンタクトホールと、上記第2の領域上に形成された上記第2の拡散層に達するまで上記層間絶縁膜を貫通して形成された第2のコンタクトホールと、上記各コンタクトホールを介してそれぞれ形成された第2の配線層とを備えたことを特徴とする半導体装置。

IPC (7件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/768 ,  H01L 27/108 ,  H01L 21/8242

FI (6件)：

H01L 29/78 301 P ,  H01L 21/28 L ,  H01L 21/302 E ,  H01L 21/90 C ,  H01L 27/10 681 ,  H01L 29/78 301 L

引用特許：

審査官引用 (1件)

• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平3-248843   出願人：松下電器産業株式会社