特許
J-GLOBAL ID：200903052910967725
フリップフロップ装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平7-143523
公開番号（公開出願番号）：特開平8-056140
出願日： 1995年06月09日
公開日（公表日）： 1996年02月27日
要約：
【要約】【目的】 消費電力を殆ど増加させずに、より高速な動作を可能とするフリップフロップ装置を提供すること。【構成】 ゲートがデータ入力端子D,/Dとなる一対のFETJ3,J4により構成されたデータ読込み部差動対と、ゲートが出力端子Q,/Qに接続される一対のFETJ5,J6により構成されたデータ保持部差動対と、ゲートがクロック入力端子CK,/CKとなる一対のFETJ1,J2により構成されたクロック入力用差動対とを備え、FETJ1のドレインがFETJ3,J4のソースに接続され、FETJ2のドレインがFETJ5,J6のソースに接続されたSCFLのフリップフロップ装置において、クロック入力用差動対を構成する一対のFETのうち、ドレインがデータ読込み部差動対に接続されたFETJ1と並列に、データ読込み時間増大用のFETJ21を設けたことを特徴とする。
請求項（抜粋）：
制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、クロック入力用差動対を構成する各トランジスタの第1の主電極の一方がデータ読込み部差動対を構成する各トランジスタの第2の主電極に接続され、他方がデータ保持部差動対を構成する各トランジスタの第2の主電極に接続されたSCFL又はECLのフリップフロップ装置において、前記クロック入力用差動対を構成する一対のトランジスタのうち、第1の主電極が前記データ読込み部差動対又はデータ保持部差動対を構成する各トランジスタの第2の主電極に接続されたトランジスタと並列に、データ読込み時間又はデータ保持時間の可変用のトランジスタを設けたことを特徴とするフリップフロップ装置。
IPC (3件)：
H03K 3/356
, H03K 3/286
, H03K 19/086
