特許
J-GLOBAL ID：200903052938710940

半導体集積回路のレイアウト方法

発明者：
風見 哲夫

風見 哲夫 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平11-372345
公開番号（公開出願番号）：特開2001-189386
出願日： 1999年12月28日
公開日（公表日）： 2001年07月10日
要約：
【要約】【課題】 ハードマクロ化する階層レイアウトでは、マクロ間配線領域を確保するためデッドスペースが生じてチップ面積が増大する。また、グルーピングレイアウトでは、チップ全体で配置配線を行うため、CADでのマシン処理時間が増大し、開発期間が長期化する。【解決手段】 階層レイアウト設計において、マクロ内の配線を行う際に、マクロ内部で使用する配線トラックに使用制限を設けて配線を行う。例えば、第1、第2層配線トラック5、6は自由に使用できるものとし、第3、第4層配線トラック7、8については1/3を配線禁止トラック9、10に設定し、この制限下にて配置配線を行う。チップ全体のマクロ間配線時には制限したマクロ内配線トラックを開放して、マクロ内で制限したトラックを主に使用して配線を行う。
請求項（抜粋）：
(1)半導体集積回路を、該半導体集積回路の果たすべき複数の回路機能に従って各回路機能毎の複数のマクロに分割する過程と、(2)各マクロの果たす機能とその回路規模に従って各マクロの形状、サイズを定め、各マクロをチップ上に配置する過程と、(3)各マクロを前記チップより分離して、各マクロ内の配置配線を個別に行う過程と、(4)各マクロをチップ上に再配置する過程と、(5)マクロ間配線をチップ全体で行う過程と、を備える半導体集積回路のレイアウト方法において、前記第(1)の過程の後前記第(2)の過程に先立って、各マクロ内に存在する配線トラックの使用率を設定し、前記第(2)の過程をこの配線トラックの使用率の制限の下にて行い、前記第(5)の過程をこの制限を解除して行うことを特徴とする半導体集積回路のレイアウト方法。
IPC (2件)：
H01L 21/82 ,  G06F 17/50
FI (5件)：
H01L 21/82 B ,  G06F 15/60 658 H ,  G06F 15/60 658 L ,  G06F 15/60 658 U ,  H01L 21/82 C
Fターム (16件)：
5B046AA08 ,  5B046BA05 ,  5B046BA06 ,  5F064AA04 ,  5F064DD05 ,  5F064DD07 ,  5F064DD10 ,  5F064DD14 ,  5F064DD20 ,  5F064DD25 ,  5F064EE05 ,  5F064EE12 ,  5F064EE14 ,  5F064EE15 ,  5F064EE23 ,  5F064HH06
引用特許：
審査官引用 (4件)
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