特許
J-GLOBAL ID：200903053039103836
メモリの差動電流モードを検出する方法と装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願2005-032286
公開番号（公開出願番号）：特開2005-228468
出願日： 2005年02月08日
公開日（公表日）： 2005年08月25日
要約：
【課題】メモリ・デバイスの読み取り動作に対する雑音の影響を軽減することにある。【解決手段】 メモリ・アーキテクチャで、電流センス増幅器を電圧センス増幅器の代わりに用い、単一ビット線に沿って通常、配置されるメモリ・セルが2つの半分のビット線間で分割されるもの、を開示する。各半分のビット線は電流センス増幅器の各入力に結合される。メモリ・セルの1つを読み取るよう選択する場合、この選択されたセルはその記憶データ状態に関する電流を、それが結合されたその半分のビット線に結合させる。この動作中に、基準電流が他方の半分のビット線上で発生する。新規性を有する電流センス増幅器も開示する。【選択図】 図1
請求項（抜粋）：
メモリ・デバイスであって:
第1複数メモリ・セル;
を備え;
該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し;
該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ;
該電流は最大振幅IM1以下であり;
更に、第2複数メモリ・セル;
を備え;
該メモリ・セル各々は読み取り選択入力と読み取り出力とを有し;
該メモリ・セル各々は、該メモリ・セルの読み取り出力で、該セルが記憶するデータ値を表す電流を、該メモリ・セルの該読み取り選択入力がアクティブ状態にされた場合に、発生させ;
該電流は最大振幅IM2以下であり;
更に、該第1複数メモリ・セルの読み取り出力に結合される第1ビット線;
該第2複数メモリ・セルの読み取り出力に結合される第2ビット線;及び
イネーブル入力と出力とを有する第1基準電流回路;
を備え;
該出力は該第2ビット線に結合され;
該第1基準電流回路は該第1基準電流回路の出力で第1基準電流IR1を、該第1基準電流回路のイネーブル入力がアクティブ状態にされた場合に、発生させ;
該第1基準電流IR1はIM1未満の振幅を有し;
更に、イネーブル入力と出力とを有する第2基準電流回路;
を備え;
該出力は該第1ビット線に結合され;
該第2基準電流回路は該第2基準電流回路の出力で第2基準電流IR2を、該第2基準電流回路の入力がアクティブ状態にされた場合に、発生させ;
該第2基準電流IR2はIM2未満の振幅を有し;
更に、電流センス増幅器;
を備え;
該電流センス増幅器は、該第1ビット線に結合される第1入力、該第2ビット線に結合される第2入力、並びに差動電流センス増幅器の該第1入力と該第2入力とで生じる電流における差異を表す信号を発生させる出力を有することを特徴とするメモリ・デバイス。
IPC (2件)：
FI (2件)：
G11C11/34 311
, G11C11/34 K
5B015HH01
, 5B015JJ45
, 5B015KB12
, 5B015KB23
, 5B015PP01
