不揮発性半導体メモリ、及びこの不揮発性半導体メモリのプログラム方法、並びに不揮発性半導体メモリの製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：八田幹雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-270015
公開番号（公開出願番号）：特開平11-163306
出願日： 1998年09月24日
公開日（公表日）： 1999年06月18日
要約：

【要約】【課題】本発明は、ワードラインと自己整列されたブースティングラインを有する不揮発性メモリを提供する。【解決手段】各メモリセルトランジスタはドレイン16、チャンネル18、ソース17、フローティングゲート24及び制御ゲート30を有し、多数のメモリセルトランジスタの制御ゲート30が少なくとも一本のワードライン28と一体に形成された不揮発性メモリにおいて、ワードライン28上に層間絶縁膜32を介してワードラインと自己整列されたブースティングライン34を有する。プログラム中、ワードラインに第1電圧が印加された後、ブースティングラインに第2電圧が印加される。これによってワードライン上の電圧はブースティングライン上の第2電圧の容量結合によって増加し、よって選択されたメモリセルトランジスタがプログラムされる。これによれば、プログラム電圧より低い電圧が選択されたワードラインに用いられるので、チップ面積を縮小でき、かつ高速にプログラムし得る。

請求項（抜粋）：

半導体基板上に複数のメモリセルトランジスタを有し、各メモリセルトランジスタが、半導体基板上にチャンネル領域を介在して離隔されたドレイン及びソース領域と、前記チャンネル領域上にゲート酸化膜を介在して形成されたフローティングゲートと、前記フローティングゲート上に第1誘電体層を介在して形成された制御ゲートとを有し、前記半導体基板上に一方向に配列された複数個のメモリセルトランジスタの制御ゲートと一体に形成されるワードラインを有する不揮発性半導体メモリにおいて、前記ワードライン上に第2誘電体層を介在して形成され、前記ワードラインと自己整列されたブースティングラインを有することを特徴とする不揮発性半導体メモリ。

IPC (6件)：

H01L 27/115 , G11C 11/41 , G11C 16/04 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (4件)：

H01L 27/10 434 , G11C 11/40 , G11C 17/00 621 Z , H01L 29/78 371

引用特許：

審査官引用 (2件)

特開平4-118965
不揮発性半導体記憶装置
公報種別：公開公報出願番号：特願平7-135890 出願人：ソニー株式会社

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