特許

J-GLOBAL ID：200903053370690814

ビット位相同期回路

発明者： 深澤 明彦
出願人/特許権者： 沖電気工業株式会社
代理人 (1件)： 工藤 宣幸 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-016739
公開番号（公開出願番号）：特開平8-213975
出願日： 1995年02月03日
公開日（公表日）： 1996年08月20日
要約：

【要約】【目的】 少ないメモリ数のビット位相同期回路を提供する。【構成】 書込制御手段WK1は、第1のクロックC1に基づいて、入力データの各ビット値を格納するメモリMEM1、MEM2を巡回的に可変させる書込メモリ規定信号を形成してメモリ部M1に与え、入力データの各ビット値は各メモリに巡回的に格納される。読出制御手段RK1は、第1のクロックの2以上の整数倍の周波数を有する第2のクロックC2に基づいて、格納値を出力させるメモリを巡回的に可変させる読出メモリ規定信号を形成してメモリ部に与え、各メモリから格納ビット値を順次出力させる。読出制御手段は、読出メモリ規定信号として複数種類のものを形成可能であり、位相比較手段φCOMPは、同一メモリの書込と読出との競合時に、異なる位相の読出メモリ規定信号を読出制御手段から出力させる。

請求項（抜粋）：

第1のクロックに同期した入力デジタルデータを、第1のクロックのN(Nは2以上の自然数)倍の周波数を有する、第1のクロックとは独立した位相を持つ第2のクロックに同期させた出力デジタルデータに変換させるビット位相同期回路において、入力デジタルデータのビット値を格納するM(Mは2以上の自然数)個のメモリを有するメモリ部と、第1のクロックに基づいて、入力デジタルデータの各ビット値を格納する上記メモリを巡回的に可変させる、第1のクロックに同期した書込メモリ規定信号を形成して上記メモリ部に与える書込制御手段と、第2のクロックに基づいて、格納ビット値を出力させる上記メモリを巡回的に可変させる、第2のクロックに同期した読出メモリ規定信号を形成して上記メモリ部に与えるものであって、読出メモリ規定信号として、第2のクロックの周期の整数倍だけ位相が異なる複数種類のものを形成可能な読出制御手段と、書込メモリ規定信号及び読出メモリ規定信号に基づいて、同一メモリにおける書込と読出との競合を監視し、競合時に、異なる位相の読出メモリ規定信号を上記読出制御手段から出力させる位相比較手段とを有することを特徴とするビット位相同期回路。

IPC (3件)：

H04L 7/00 ,  G06F 12/00 560 ,  H04L 13/08

引用特許：

審査官引用 (1件)

• クロック乗換方式
  公報種別：公開公報   出願番号：特願平4-233756   出願人：富士通株式会社