特許
J-GLOBAL ID：200903053470187214
半導体装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平4-256947
公開番号（公開出願番号）：特開平6-112196
出願日： 1992年09月25日
公開日（公表日）： 1994年04月22日
要約：
【要約】【目的】 配線部の周囲すべて導電性の保護膜で覆った配線構造を備えた半導体装置を製造する際に、この保護膜をレジストを除去した後で形成する。【構成】 Ti層23、TiN層24、Cu層25、TiN層26、C層28を順次形成する工程と、C層28上にホトレジスト29で配線パターンを形成する工程と、ホトレジストをマスクとしてC層28のエッチングを行った後このレジストを除去する工程と、C層28をマスクとしてTi層23、TiN層24、Cu層25、TiN層26のエッチングを行うことによりCu配線部15およびTi24,26を形成する工程と、全面にTi層27を形成した後で異方性エッチングを行うことによりTi保護膜17を形成する工程と、C層28を除去する工程とを含む。
請求項（抜粋）：
配線部の下面を覆う第1の被膜と、前記配線部の上面を覆う第2の被膜と、前記配線部の側面を覆う第3の被膜とを備えた半導体装置の製造方法であって、前記第1の被膜となるべき第1の層、前記配線部となるべき配線材料層および前記第2の被膜となるべき第2の層を積層させて形成する工程と、この第2の層上に、前記第1の被膜、前記第2の被膜、前記第3の被膜および前記配線部の形成材料よりもエッチングレートの低い材料からなるエッチングストッパー層を形成する工程と、このエッチングストッパー層上にレジストパターンを形成する工程と、前記レジストをマスクとして前記エッチングストッパー層のエッチングを行った後このレジストを除去する工程と、前記エッチングストッパー層をマスクとして前記第1の層、前記配線材料層および前記第2の層のエッチングを行うことにより前記第1の被膜、前記配線部および前記第2の被膜を形成する工程と、全面に前記第3の被膜となるべき第3の層を形成した後で異方性エッチングを行うことにより、この第3の被膜を形成する工程と、前記エッチングストッパー層を除去する工程と、を含むことを特徴とする半導体装置の製造方法。
IPC (2件)：
H01L 21/3205
, H01L 21/302
H01L 21/88 C
, H01L 21/88 R
