特許
J-GLOBAL ID：200903053486839866
シングルチップマイクロコンピュータ
発明者：
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出願人/特許権者：
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代理人 (1件)：
徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平6-036472
公開番号（公開出願番号）：特開平7-134701
出願日： 1994年02月09日
公開日（公表日）： 1995年05月23日
要約：
【要約】【目的】 高性能と高機能化及び低消費電力化を実現したシングルチップマイクロコンピュータを提供する。【構成】 シングルチップマイクロコンピュータとして、分割された第1のバスには中央処理装置及びキャッシュメモリが接続し、第2のバスには直接メモリアクセス制御回路、外部バスインターフェイスを接続し、上記第1のバスと第2のバスには、上記第1のアドレスバスと第2のアドレスバスとを選択的に接続させるバストランシーバ機能を持つブレークコントローラを設け、上記第1及び第2のバスサイクルに対して低速なバスサイクルとされた第3のバスには、周辺モジュールを接続し、上記第2のバスと第3のバスとの間でのデータ転送と同期化を行うバスステートコントローラを設ける。【効果】 内部のバスを3つに分けることにより、信号伝達経路の負荷容量が減少するので信号伝達が高速に行うことができるとともに、動作速度が要求されない周辺モジュールを分離しているため電流消費を減らすことができる。
請求項（抜粋）：
中央処理装置及びキャッシュメモリが接続される第1のバスと、直接メモリアクセス制御回路及び外部バスインターファイスが接続される第2のバスと、上記第1と第2のバスに接続されるとともに、第1のバスのアドレス信号を第2のバスに選択的に伝達するバストランシーバ機能を持つブレークコントローラと、上記第1及び第2のバスサイクルに対して低速なバスサイクルを持つ周辺モジュールが接続される第3のバスと、上記第2のバスと第3のバスとの間での信号授受と同期化を行うバスステートコントローラとを備えてなることを特徴とするシングルチップマイクロコンピュータ。
IPC (4件)：
G06F 15/78 510
, G06F 15/78
, G06F 13/28 310
, G06F 13/40 310
