特許

J-GLOBAL ID：200903053669212471

デ-タ処理システム用再構成可能コプロセッサ

発明者： アラン ギャザラー ,  カール イー.ルモンドス ジュニア. ,  デール イー.ホースバー ,  チン - ユー フン
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-027805
公開番号（公開出願番号）：特開平11-296493
出願日： 1999年02月04日
公開日（公表日）： 1999年10月29日
要約：

【要約】 (修正有)【課題】 データ処理用コプロセッサを提供する。【解決手段】 複数対の乗算器のそれぞれの積出力を受信する複数の第1加算器、およびその一対からの和出力を受信する第2加算器を有している。各乗算器出力の符号拡張回路は積出力を符号拡張してその乗算器の入力幅の2倍以上とする。各対の一方の乗算器は、予め定められたビット数だけ積出力を左方シフトさせる固定長左方シフト回路を有し、他方の乗算器は積出力を前記ビット数だけ右方シフトさせる右方シフト回路を有する。各対中の第1乗算器の出力におけるマルチプレクサは、符号拡張されたあるいは左方シフトされた積を選択する。各対中の第2乗算器の出力におけるマルチプレクサは、積または右方シフトされた積を選択するか、あるいはその入力を通過させる。

請求項（抜粋）：

再構成可能コプロセッサであって、複数対の乗算器であって、各対の各乗算器が、第1の予め定められたビット数を有するそれぞれ第1および第2入力を受信する第1および第2入力を有しており、また積出力を生成する出力を有している、複数対の乗算器、複数の第1加算器であって、各第1加算器が、前記複数対の乗算器のうちの一対中の各乗算器のそれぞれの積出力を受信する第1および第2入力を有しており、また第1和出力を生成するようになっている、複数の第1加算器、および少なくとも1個の第2加算器であって、各第2加算器が、第1加算器の対応する対からのそれぞれ第1和出力を受信する第1および第2入力を有しており、また第2和出力を生成するようになっている、少なくとも1個の第2加算器、を含む再構成可能コプロセッサ。

IPC (2件)：

G06F 15/16 620 ,  G06F 15/16 640

FI (2件)：

G06F 15/16 620 G ,  G06F 15/16 640 K

引用特許：

審査官引用 (1件)

• 算術エンジン
  公報種別：公開公報   出願番号：特願平6-332803   出願人：モトローラ・インコーポレイテッド