特許
J-GLOBAL ID：200903053674629143
キャッシュ・ミスによる時間ペナルティ減少方法
発明者：
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出願人/特許権者：
代理人 (1件)：
萩野 平 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-014479
公開番号（公開出願番号）：特開平7-253926
出願日： 1995年01月31日
公開日（公表日）： 1995年10月03日
要約：
【要約】【目的】 最小量のハードウェアの追加のみで、キャツシュ・スラッシング挙動を除去できるキャッシュ・ミスによる時間ペナルティ減少方法を提供する。【構成】 第1のデータ・ラインを主記憶装置11から補助キャッシュ23に転送する場合に、第1のデータ・ラインの行先表示がデータ・キャッシュ14の表示をしている場合には、第1のデータ・ラインをデータ・キャッシュ14に移動させる。また、第2のデータ・ラインがデータ・キャッシュ14の外に移動され、第2のデータ・ラインが汚染されている場合には、第2のデータ・ラインを主記憶装置11に戻し、第3のデータ・ラインに対してプロセッサがアクセスを要求する場合には、第3のデータ・ラインに対して並行して補助キャッシュ23とデータ・キャッシュ14をプロセッサにより探索する。
請求項（抜粋）：
コンピュータ装置における、主記憶装置内に格納され、かつプロセッサによって利用されるデータをバッファリングするための方法であって、(a).データ・ラインを前記主記憶装置から第1のキャッシュに転送する工程であって、前記データ・ラインが前記第1のキャッシュの外に移動させられる時の前記データ・ラインの行先を表示するための表示を前記データ・ライン各々と共に前記第1のキャッシュ内に格納し、前記表示は前記データ・ラインが第2のキャッシュに送られるのかどうか又は前記主記憶装置に戻されるのかどうかを表示する前記工程と、(b).第1のデータラインが前記第1のキャッシュの外に移動させられ、かつ前記表示は前記第1のデータ・ラインが前記第2のキャッシュに送られなければならないことを表示する時に、前記第1のデータ・ラインを前記第2のキャッシュに移動させる工程と、(c).第2のデータ・ラインが前記第2のキャッシュの外に移動させられ、かつ、汚染されている時に、前記第2のデータ・ラインを前記主記憶装置に戻す工程と、(d).前記プロセッサが第3のデータ・ラインに対するアクセスを要求する時に、前記第3のデータ・ラインに対して平行して前記第1のキャッシュと前記第2のキャッシュとを探索する工程と、を含むキャッシュ・ミスによる時間ペナルティ減少方法。
IPC (2件)：
G06F 12/08
, G06F 12/08 310
