特許
J-GLOBAL ID:200903054041542398

半導体パッケージ

発明者:
出願人/特許権者:
代理人 (1件): 須山 佐一
公報種別:公開公報
出願番号(国際出願番号):特願平6-053599
公開番号(公開出願番号):特開平7-263588
出願日: 1994年03月24日
公開日(公表日): 1995年10月13日
要約:
【要約】 (修正有)【目的】 低コスト化およびコンパクト化が可能で、かつ高信頼性を保証し得る半導体パッケージの提供を目的とする。【構成】 一主面に被接続部を含む配線回路を備えた基板7と、前記基板7の一主面にフェースダウン型に実装された半導体チップ8と、前記半導体チップ8の下面および基板7の上面間を充填する樹脂層11と、前記半導体チップ8に電気的に接続し、かつ基板7の他主面側に導出・露出された平面型の外部接続用端子9とを具備して成る半導体パッケージであって、前記基板7の外周端部が実装された半導体チップ8の外周端部より 0.5〜 2mm突出した構成を採っていることを特徴とし、さらに要すれば基板7の各角部に面取り加工を施しておくことを特徴とする。
請求項(抜粋):
一主面に被接続部を含む配線回路を備えた基板と、前記基板の一主面にフェースダウン型に実装された半導体チップと、前記半導体チップの下面および基板の上面間を充填する樹脂層と、前記半導体チップに電気的に接続し、かつ基板の他主面側に導出・露出された平面型の外部接続用端子とを具備して成る半導体パッケージであって、前記基板の外周端部が実装された半導体チップの外周端部より 0.5〜 2mm突出した構成を採っていることを特徴とする半導体パッケージ。
引用特許:
審査官引用 (6件)
  • 特開昭63-053937
  • LSI実装構造
    公報種別:公開公報   出願番号:特願平4-083815   出願人:日本電気株式会社
  • 特開昭63-245945
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