特許
J-GLOBAL ID：200903054275100585

スティッキービット生成回路及び乗算器

発明者：
井出 進博

井出 進博 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-292654
公開番号（公開出願番号）：特開2002-108606
出願日： 2000年09月26日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】 スティッキービット生成の処理を高速化して丸め処理に掛かる時間を短縮化することにより、乗算速度を更に向上させること。【解決手段】 乗算結果を求める前のキャリー・セーブ・フォーマットの部分積の和より直接スティッキービット生成を行う。具体的には、キャリー・セーブ・フォーマットの部分積の和成分とキャリー成分の対応するビットごとの論理和の反転G、排他的論理和P、論理積Gを求め、各ビットの隣接上位ビットとキャリー伝搬を考慮した仮想和を求め、その全論理和をとることによりスティッキービット生成するため、キャリーの伝播がなく、高速にスティッキービットを生成することができる。
請求項（抜粋）：
2個の正規化オペランドを乗算する乗算手段と、前記乗算手段から得られる部分積の和成分の下位ビットとキャリー成分の下位ビットから論理和の反転KB(キャリー伝播の停止)、排他的論理和P(キャリーの伝播)、論理積G(キャリーの生成)を生成するPKG生成手段と、前記PKG生成手段により得られた反転KB、排他的論理和P、論理積Gよりスティッキービットを生成するスティッキービット生成手段と、を具備することを特徴とするスティッキービット生成回路。
IPC (4件)：
G06F 7/38 ,  G06F 5/01 ,  G06F 7/00 ,  G06F 7/52 310
FI (3件)：
G06F 7/38 B ,  G06F 7/52 310 C ,  G06F 7/00 101 N
Fターム (14件)：
5B016AA01 ,  5B016BA06 ,  5B016BB03 ,  5B016CA01 ,  5B016CD01 ,  5B016FA02 ,  5B016FA05 ,  5B022AA00 ,  5B022BA01 ,  5B022CA00 ,  5B022CA04 ,  5B022EA09 ,  5B022FA01 ,  5B022FA06
引用特許：
審査官引用 (1件)
  • 演算装置
    公報種別：公開公報   出願番号：特願平3-095846   出願人：株式会社東芝

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