特許

J-GLOBAL ID：200903054397922667

半導体メモリ装置

発明者： 全 峻永 ,  車 基元 ,  李 祥載
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-323962
公開番号（公開出願番号）：特開平9-167487
出願日： 1996年12月04日
公開日（公表日）： 1997年06月24日
要約：

【要約】【課題】 従来より集積性に優れたサブワードライン構造の半導体メモリ装置を提供する。【解決手段】 ワードラインデコーダ240-1,240-2,WDD1〜6 がメモリブロック220,222 の上下に配置され、行アドレスADIIに応じて制御信号φX1〜6 を発生する。行デコーダ210 は行アドレスADIに応じてメインのワードライン信号を発生する。ドライバブロック230-1 はサブワードラインドライバSWD1,2を含み、制御信号φX1,2及びワードライン信号に応じてメモリブロック220 の奇数番目サブワードラインSWL1,3を駆動する。ドライバブロック230-2 はサブワードラインドライバSWD3,4を含み、制御信号φX3,4及びワードライン信号に応じてメモリブロック220 の偶数番目サブワードラインSWL2,4を駆動する。各サブワードラインドライバを4本のワードラインの占有面積まで拡大することが可能で、つまり各サブワードラインドライバをワードラインピッチの4倍まで拡張することができる。

請求項（抜粋）：

メモリセルアレイを含み、前記メモリセルアレイはこのアレイを通じて延長されている複数個の奇数番目、また偶数番目のサブワードラインを持っているメモリセルブロックと、前記メモリセルブロックの一方の側に配置されており、第1の行アドレスを入力し、そしてこれに応じて複数個の第1の制御信号を発生する第1のデコーディング手段と、前記メモリセルブロックの他方の側に配置されており、前記第1の行アドレスを入力してまたこれに応じて複数個の第2の制御信号を発生する第2のデコーディング手段と、第2の行アドレスを入力し、そしてこれに応じてワードライン信号を発生する行デコーダと、前記メモリセルアレイに隣接した第1の複数個のサブワードライン駆動回路を含み、前記第1の複数個のサブワードライン駆動回路の各々は前記メモリセルアレイの各々の奇数番目のサブワードラインに接続されており、前記第1の複数個のサブワードライン駆動回路は前記第1及び第2の制御信号の奇数番目の制御信号と前記ワードライン信号に応じて前記各々の奇数番目サブワードラインを駆動する、第1のドライバブロックと、前記第1のドライバブロックに対向する前記のメモリセルアレイに隣接する第2の複数個のサブワードライン駆動回路を含み、前記第2の複数個のサブワードライン駆動回路の各々は前記メモリセルアレイの各々の偶数番目のサブワードラインに接続されており、前記第2の複数個のサブワードライン駆動回路は前記第1及び第2の制御信号の偶数番目の制御信号と前記ワードライン信号に応じて前記各々の偶数番目サブワードラインを駆動する、第2のドライバブロックと、を備えたことを特徴とする半導体メモリ装置。

IPC (3件)：

G11C 11/401 ,  G11C 11/41 ,  G11C 11/407

FI (3件)：

G11C 11/34 362 H ,  G11C 11/34 301 E ,  G11C 11/34 354 D

引用特許：

審査官引用 (4件)

• 特開平4-318392
  
• 特開平4-318392
  
• ダイナミック型半導体記憶装置
  公報種別：公開公報   出願番号：特願平7-001920   出願人：三菱電機株式会社
• 特開平4-318392