特許

J-GLOBAL ID：200903003954626290

ダイナミック型半導体記憶装置

発明者： 築出 正樹
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-001920
公開番号（公開出願番号）：特開平8-190789
出願日： 1995年01月10日
公開日（公表日）： 1996年07月23日
要約：

【要約】【目的】 ダイナミック型半導体記憶装置の消費電力の低減及びまたは高速化を図ること。【構成】 メモリセルアレイを構成している各ブロックBL1〜BLmに異なるサブデコード信号を供給する。このサブデコード信号は、各ブロックBL1〜BLmに対応して設けられたサブデコード信号生成回路SDB11〜SDB1mで、各ブロックにそれぞれ与えられるブロック選択用アドレスBS1〜BSmと、サブデコード信号用アドレスSDA1,SDA2とから生成される。【効果】 ブロック選択用アドレスで指定した一つのブロックのサブデコード回路のみにサブデコード信号を供給して、一つのサブデコード信号生成回路が担うサブデコード回路数及び信号線の長さを削減できる。

請求項（抜粋）：

少なくとも第1及び第2のブロックを含む複数のブロックに分割されるとともに複数の行と複数の列に並べて配置されて情報を電荷の蓄積によってダイナミックに記憶する複数のメモリ素子並びに複数の前記ブロックの各々に設けられて前記メモリ素子を選択するために共に前記行と平行に配置されている複数の主ワード線及び複数の副ワード線を有し、複数の前記ブロックの各々が前記行に平行な第1及び第2の辺と前記列に平行な第3及び第4の辺とを持つように形成されているメモリセルアレイと、複数の前記ブロックの各々に対応して設けられて、対応する前記ブロックの前記第1の辺または前記第2の辺に面して配置された複数のセンスアンプ列と、複数の前記ブロックの各々に対応して設けられ、対応する前記ブロックの前記第3の辺の側に配置され、対応する前記ブロック内の複数の前記主ワード線を選択的に活性化するための複数の主行デコード手段と、複数の前記主ワード線及び複数の前記副ワード線に接続されるとともに前記メモリセルアレイ上に設けられる複数の副行デコード手段と、複数の前記副行デコード手段に接続されて接続している前記副行デコード手段を活性化するための選択信号を伝達する複数の選択信号線と、複数の前記選択信号線に接続されて前記選択信号を生成するための複数の選択信号生成手段とを備え、複数の前記主ワード線は、少なくとも、前記第1のブロックに配設された複数の第1の主ワード線と前記第2のブロックに配設された複数の第2の主ワード線とを含み、複数の前記副ワード線は、少なくとも、複数の前記第1の主ワード線に対応して設けられた複数の第1の副ワード線と複数の第2の副ワード線、及び前記第2の主ワード線に対応して設けられた複数の第3の副ワード線と複数の第4の副ワード線を含み、複数の前記選択信号線は、少なくとも、前記第1のブロックに配設された複数の第1の選択信号線と複数の第2の選択信号線、及び前記第2のブロックに配設された複数の第3の選択信号線と複数の第4の選択信号線を含み、複数の前記副行デコード手段は、少なくとも、前記第1のブロック上に配置されて複数の前記第1の主ワード線と複数の前記第1の副ワード線と複数の前記第1の選択信号線に接続された複数の第1の副行デコード手段、前記第1のブロック上に配置されて複数の前記第1の主ワード線と複数の前記第2の副ワード線と複数の前記第2の選択信号線に接続された複数の第2の副行デコード手段、前記第2のブロック上に配置されて複数の前記第2の主ワード線と複数の前記第3の副行ワード線と複数の前記第3の選択信号線に接続された複数の第3の副行デコード手段及び前記第2のブロック上に配置されて複数の前記第2の主ワード線と複数の前記第4の副ワード線と複数の前記第4の選択信号線に接続された複数の第4の副行デコード手段を含み、複数の前記選択信号生成手段は、少なくとも、前記第1のブロックに対応して設けられ前記第1の選択信号線に接続され第1の選択信号を生成して出力する第1の選択信号生成手段、前記第1のブロックに対応して設けられ前記第2の選択信号線に接続され第2の選択信号を生成して出力する第2の選択信号生成手段、前記第2のブロックに対応して設けられ前記第3の選択信号線に接続され第3の選択信号を生成して出力する第3の選択信号生成手段、前記第2のブロックに対応して設けられ前記第4の選択信号線に接続され第4の選択信号を生成して出力する第4の選択信号生成手段を含み、複数の前記第1の主ワード線のうちのいずれか一つの前記第1の主ワード線が活性化されるとそれに対応する前記第1及び第2の副行デコード手段によって前記第1及び第2の副ワード線が同時に活性化可能な状態となるが、前記第1または前記第2の副ワード線のうちのいずれを活性化するかを前記第1のブロックにおいては前記第1及び第2の選択信号によって選択し、複数の前記第2の主ワード線のうちのいずれか一つの前記第2の主ワード線が活性化されるとそれに対応する前記第3及び第4の副行デコード手段によって前記第3及び第4の副ワード線が同時に活性化可能な状態となるが、前記第3または第4の副ワード線のうちのいずれを活性化するかを前記第2のブロックにおいては前記第3及び第4の選択信号によって選択することを特徴とする、ダイナミック型半導体記憶装置。

IPC (2件)：

G11C 11/407 ,  G11C 11/401

FI (2件)：

G11C 11/34 354 D ,  G11C 11/34 362 H

引用特許：

審査官引用 (3件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平5-274140   出願人：日本電気株式会社
• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-000038   出願人：日本電気株式会社
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-276283   出願人：富士通株式会社