特許

J-GLOBAL ID：200903054469678170

クロックエッジ検出回路

発明者： 降矢 安成
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 上柳 雅誉 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-188169
公開番号（公開出願番号）：特開2003-008414
出願日： 2001年06月21日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】 2つのクロック信号のエッジが所定の時間範囲内で一致しているか否かを安定して検出することのできるクロックエッジ検出回路を提供する。【解決手段】 第1のクロック信号を遅延させて第1の遅延クロック信号を出力する第1の遅延手段11と、第2のクロック信号を遅延させて第2の遅延クロック信号を出力する第2の遅延手段21と、第2のクロック信号のエッジにおける第1の遅延クロック信号のレベルを保持する第1の保持手段12と、第2の遅延クロック信号のエッジにおける第1のクロック信号のレベルを保持する第2の保持手段22と、第1及び第2の保持手段の出力信号に基づいて、第1のクロック信号のエッジと第2のクロック信号のエッジとが所定の時間範囲内にあるか否かを表す検出信号を出力する論理手段13とを具備する。

請求項（抜粋）：

第1のクロック信号を遅延させて第1の遅延クロック信号を出力する第1の遅延手段と、第2のクロック信号を遅延させて第2の遅延クロック信号を出力する第2の遅延手段と、第2のクロック信号のエッジにおける第1の遅延クロック信号のレベルを保持する第1の保持手段と、第2の遅延クロック信号のエッジにおける第1のクロック信号のレベルを保持する第2の保持手段と、前記第1及び第2の保持手段の出力信号に基づいて、第1のクロック信号のエッジと第2のクロック信号のエッジとが所定の時間範囲内にあるか否かを表す検出信号を出力する論理手段と、を具備するクロックエッジ検出回路。

FI (2件)：

H03K 5/26 P ,  H03K 5/26 G

Fターム (5件)：

5J039HH04 ,  5J039HH17 ,  5J039KK09 ,  5J039KK10 ,  5J039MM12

引用特許：

審査官引用 (3件)

• 半導体集積回路
  公報種別：公開公報   出願番号：特願平8-037208   出願人：日本電気株式会社
• 特開昭64-061119
  
• 半導体集積回路
  公報種別：公開公報   出願番号：特願2000-387893   出願人：富士通株式会社