半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平8-037208
公開番号（公開出願番号）：特開平9-214333
出願日： 1996年01月31日
公開日（公表日）： 1997年08月15日
要約：

【要約】【課題】ロック検出の位相差の幅を自由に設定できるようにするロック検出回路の提供。【解決手段】基準クロック信号からその位相遅れである第1のクロック信号を生成する遅延回路と、生成クロック信号からその位相遅れである第2のクロック信号を生成する遅延回路と、前記基準クロック信号と前記第2のクロック信号との位相の進み/遅れの関係を判定する第1の判定回路と、前記生成クロック信号と前記第1のクロック信号との位相の進み/遅れの関係を判定する第2の判定回路と、前記第1の判定回路の出力と前記第2の判定回路の出力とを比較しこれらが互いに異なっているときにロック状態、同じであるときに非ロック状態と判定する回路、を備える。

請求項（抜粋）：

位相同期ループ回路において、基準クロック信号からその位相遅れの信号である第1のクロック信号を生成する第1の遅延回路と、生成クロック信号からその位相遅れの信号である第2のクロック信号を生成する第2の遅延回路と、前記基準クロック信号と前記第2のクロック信号との位相の進み/遅れの関係を判定する第1の判定回路と、前記生成クロック信号と前記第1のクロック信号との位相の進み/遅れの関係を判定する第2の判定回路と、前記第1の判定回路の出力と前記第2の判定回路の出力とを比較し、これらが互いに異なっているときにロック状態、同じであるときに非ロック状態と判定する回路と、から構成されることを特徴とするロック検出回路。

引用特許：

審査官引用 (4件)

特開昭64-061119
PLL回路
公報種別：公開公報出願番号：特願平5-170755 出願人：沖電気工業株式会社
同期検出回路
公報種別：公開公報出願番号：特願平3-186014 出願人：日本電気株式会社

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