特許

J-GLOBAL ID：200903054510608311

プログラマブル論理アレイにおいて機能を動的に実行するためのシステムおよび方法

発明者： グッドナウ、ケネス、ジェイ ,  オギルヴィー、クラレンス、アール ,  レイノルズ、クリストファー、ビー ,  スミス、ジャック、アール ,  ヴェントローン、セバスチャン、ティー
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (4件)： 坂口 博 ,  市位 嘉宏 ,  上野 剛史 ,  太佐 種一
公報種別：公表公報
出願番号（国際出願番号）：特願2006-535632
公開番号（公開出願番号）：特表2007-510325
出願日： 2004年10月13日
公開日（公表日）： 2007年04月19日
要約：

【課題】RLA(108)と、RLAをサイクルごとに再プログラミングするためのプログラマ(112)とを含む、再構成可能な論理アレイ(RLA)システム104を提供すること。【解決手段】RLAに含まれる量よりも多くの論理を必要とする機能(F)は、複数の機能ブロック(FB1、FB2、FB3)に区分される。プログラマは、RLAを、2つのストレージ領域SR1とSR2の間に配置された機能領域FRに区分するソフトウェア(144)を含む。その後プログラマは、機能ブロックがストレージ領域間で交互の方向に処理するように、機能の機能ブロックを順番に使用して機能領域をプログラミングする。プログラマが次の機能ブロックを使用して機能領域を再構成し、次の機能ブロックの出力を受信するためにストレージ領域のうちの1つを再構成している間、現在の機能ブロックから次の機能ブロックへ渡されるデータは、他方のストレージ領域内に保持される。【選択図】図7

請求項（抜粋）：

(a)第1のストレージ領域と、 (b)第2のストレージ領域と、 (c)前記第1および第2のストレージ領域外部に配置された機能領域が画定された、再構成可能な論理アレイと、 (d)前記再構成可能な論理アレイと通信し、複数の機能ブロックのうちの連続するいくつかの出力が、前記第1および第2のストレージ領域に交互に格納されるように、サイクルごとに複数の機能ブロックのうちのいくつかを使用して、前記機能領域をプログラミングするために動作可能に構成された、プログラマと、 を備える、それぞれが出力データを有する複数の機能ブロックを備えた論理機能を処理するためのシステム。

IPC (1件)：

H03K 19/173

FI (1件)：

H03K19/173 101

Fターム (5件)：

5J042BA01 ,  5J042BA11 ,  5J042CA20 ,  5J042DA03 ,  5J042DA04

引用特許：

審査官引用 (1件)

• プログラマブル論理回路装置によるデータ処理方法、プログラマブル論理回路装置、情報処理システム、プログラマブル論理回路装置への回路再構成方法
  公報種別：公開公報   出願番号：特願2000-014169   出願人：富士ゼロックス株式会社