特許

J-GLOBAL ID：200903054520926818

記憶制御装置、ムーブインバッファ制御方法およびプログラム

発明者： 山崎 巌
出願人/特許権者： 富士通株式会社
代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2004-224855
公開番号（公開出願番号）：特開2006-048182
出願日： 2004年07月30日
公開日（公表日）： 2006年02月16日
要約：

【課題】マルチスレッド動作時に一つのスレッドが引き起こしたキャッシュミスにより全てのスレッドの動作が止まらないようにすることができること。【解決手段】中央処理装置10は、複数のスレッドごとに主記憶装置30のデータの参照を要求し、スレッド識別情報取得部1041bは、複数のスレッドを識別するスレッド識別情報を取得し、有効MIB検出部1041bは、主記憶装置30のデータに対するキャッシュの参照要求が保持された一次キャッシュMIB1036の数をスレッド識別情報に基づいてスレッドごとに検出し、MIB制御部1041cは、スレッドごとに検出された一次キャッシュMIB1036の数が所定の数を超えないように参照要求を一次キャッシュMIB1036に保持するよう制御する。【選択図】 図1

請求項（抜粋）：

主記憶装置に対する中央処理装置のデータの参照を制御し、また前記主記憶装置のデータおよび該データに対応するアドレス情報を記憶するキャッシュと、前記主記憶装置のデータに対する前記キャッシュの参照要求であるアドレス情報を保持するキャッシュバッファと、を有する記憶制御装置であって、 前記中央処理装置は、複数のスレッドごとに前記主記憶装置のデータの参照を要求し、 前記複数のスレッドのスレッド識別情報を取得するスレッド識別情報取得手段と、 前記参照要求が保持されたキャッシュバッファの数を前記スレッド識別情報に基づいてスレッドごとに検出する有効バッファ検出手段と、 前記スレッドごとに検出されたキャッシュバッファの数が所定の数を超えないように前記参照要求を前記キャッシュバッファに保持するよう制御するバッファ制御手段と、 を備えたことを特徴とする記憶制御装置。

IPC (2件)：

G06F 12/08 ,  G06F 9/46

FI (11件)：

G06F12/08 519Z ,  G06F12/08 501B ,  G06F12/08 503F ,  G06F12/08 505Z ,  G06F12/08 507Z ,  G06F12/08 509Z ,  G06F12/08 511B ,  G06F12/08 543B ,  G06F12/08 565 ,  G06F9/46 340B ,  G06F9/46 360D

Fターム (17件)：

5B005JJ12 ,  5B005KK12 ,  5B005KK22 ,  5B005MM05 ,  5B005MM22 ,  5B005NN01 ,  5B005NN22 ,  5B005NN31 ,  5B005UU32 ,  5B098AA03 ,  5B098AA10 ,  5B098GA05 ,  5B098GC01 ,  5B098GC20 ,  5B098GD05 ,  5B098GD15 ,  5B098GD21

引用特許：

出願人引用 (1件)

• マルチスレッドプロセッサ用キャッシュ制御方式
  公報種別：公開公報   出願番号：特願2001-144234   出願人：富士通株式会社

審査官引用 (2件)

• 特開平1-246655
  
• 特開昭63-284648