DLL回路を有する集積回路装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-293545
公開番号（公開出願番号）：特開2000-124796
出願日： 1998年10月15日
公開日（公表日）： 2000年04月28日
要約：

【要約】 (修正有)【課題】DLL回路の可変遅延回路の数を少なくして回路規模を小さくする。【解決手段】DLL回路内の可変遅延回路を省略し、代わりにリアルクロックN1を分周して第1の基準クロックN2を生成し、該リアルクロックが通過する可変遅延回路2から生成されるタイミング信号N4を分周して第2の基準クロックN5を生成する。分周された第1の基準クロックN2と第2の基準クロックN5を遅延させた可変クロックN7とを位相比較器8で比較し、両クロックの位相が一致する様に可変遅延回路2の遅延量を制御する。共通の可変遅延回路2に対し、遅延制御信号N9により遅延量を制御し、該遅延クロックからフィードバック用の分周クロックを生成する。

請求項（抜粋）：

クロックと所定の位相関係のタイミングで動作する内部回路を有する集積回路装置において、前記クロックを所定時間遅延させて前記内部回路にタイミング信号を生成する可変遅延回路と、前記クロックの周波数を分周して第1の基準クロックを生成する第1の分周器と、前記可変遅延回路を通過したクロックの周波数を分周して第2の基準クロックを生成する第2の分周器と、前記第2の基準クロックを所定時間遅延させた可変クロックと前記第1の基準クロックの位相を比較し、当該両クロックの位相を一致させる様に前記可変遅延回路に遅延制御信号を与える位相比較・制御回路とを有することを特徴とする集積回路装置。

IPC (4件)：

H03L 7/00 , G06F 1/12 , G11C 11/407 , H03L 7/08

FI (5件)：

H03L 7/00 D , G06F 1/04 340 D , G11C 11/34 354 C , G11C 11/34 362 S , H03L 7/08 L

Fターム (17件)：

5B024AA07 , 5B024AA15 , 5B024BA21 , 5B024BA23 , 5B024CA07 , 5B024CA13 , 5J106AA03 , 5J106CC03 , 5J106CC21 , 5J106CC52 , 5J106CC59 , 5J106DD24 , 5J106FF06 , 5J106FF07 , 5J106GG10 , 5J106HH02 , 5J106KK39

引用特許：

出願人引用 (1件)

集積回路装置
公報種別：公開公報出願番号：特願平9-287224 出願人：富士通株式会社

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