特許
J-GLOBAL ID：200903054648233297
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平7-208690
公開番号（公開出願番号）：特開平9-055359
出願日： 1995年08月16日
公開日（公表日）： 1997年02月25日
要約：
【要約】【課題】 微細なMOSトランジスタのポリシリコン・シリサイドゲート電極形成法で、下層のポリシリコンを平坦化し、シリサイド膜表面の凸凹をなくす方法に関連し、ポリシリコン平坦化時の過剰エッチングを防ぐ。【解決手段】 素子分離酸化膜3より基板1からの高さが高い終点検出用酸化膜4が設けられており、少なくともゲート電極のポリシリコンが素子分離酸化膜3より高く、終点検出用酸化膜4以下の位置で平坦化されている。
請求項（抜粋）：
基板上に素子分離酸化膜、ゲート酸化膜、ポリシリコンとシリサイドの2層からなるゲート電極を有する半導体装置において、前記素子分離酸化膜より基板からの高さが高い酸化膜が設けられており、少なくともゲート電極のポリシリコンが前記素子分離酸化膜より高く、前記酸化膜以下の位置で平坦化されていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/28 301
, H01L 21/3065
, H01L 27/108
, H01L 21/8242
, H01L 29/78
H01L 21/28 301 D
, H01L 21/302 L
, H01L 27/10 681 D
, H01L 27/10 681 F
, H01L 29/78 301 G
, H01L 29/78 301 M
