特許
J-GLOBAL ID：200903054816795930
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-002918
公開番号（公開出願番号）：特開2000-208643
出願日： 1999年01月08日
公開日（公表日）： 2000年07月28日
要約：
【要約】【課題】P型ウエル領域とN型ウエル領域を有するメモリセルアレイの周辺部における形状の崩れに対する対策及びメモリセルアレイとその周辺部とを十分に電気的に分離するとこが可能なダミーセルレイアウトに関する。【解決手段】ダミーセル内にダミーウエル領域とダミーフィールド領域を設ける。また、ダミーフィールド領域の導電型を下層のウエル領域のものと同一とすることで、ダミーフィールド領域からその下層のウエル領域へ電位を供給させる。【効果】メモリセル周辺部におけるプロセス上の加工不良をダミーセル領域で吸収させる。また、メモリセルアレイの面積を増加させることなく、メモリセルアレイとその周辺部を電気的に十分分離させることができる。
請求項（抜粋）：
m列のビット線とn行のワード線との各交差部に配置される複数のメモリセルと、前記複数のメモリセルから構成されるメモリセルアレイと、前記メモリセルアレイ領域の周囲の少なくとも一辺にダミーセルが配置される半導体記憶装置において、前記メモリセルアレイは半導体基板上に設けられ、第一導電型のウエル領域上に配置される第一のフィールド領域と、第二導電型のウエル領域上に配置される第二のフィールド領域と、前記フィールド領域上に配置されるゲート配線からなり、前記第一のフィールド領域は第一の電源電位と接続され、前記第二のフィールド領域は第二の電源電位と接続され、前記ダミーセルは第一導電型のウエル領域上に配置される第一のフィールド領域と、第二導電型のウエル領域と、前記フィールド領域上に配置されるゲート配線からなることを特長とする半導体記憶装置。
IPC (3件)：
H01L 21/8244
, H01L 27/11
, H01L 27/10 471
H01L 27/10 381
, H01L 27/10 471
5F083BS00
, 5F083GA09
, 5F083LA16
, 5F083MA01
, 5F083NA01
, 5F083NA02
, 5F083PR43
, 5F083PR46
, 5F083PR53
, 5F083PR56
, 5F083ZA01
, 5F083ZA28
