特許

J-GLOBAL ID：200903054824006600

DRAM混載ASICのチップ製品と半導体装置

発明者： 佐々木 博史
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平11-055869
公開番号（公開出願番号）：特開2000-252435
出願日： 1999年03月03日
公開日（公表日）： 2000年09月14日
要約：

【要約】【課題】 パッケージに合わせて、DRAMマクロをレイアウトするものであり、DRAMとASICとの混載にいずれも主動作を損なうことなく、適切な配置を提供することを課題とする。【解決手段】 DRAMマクロとASICとを混載した長方形状のチップ製品において、前記DRAMマクロの領域の短辺方向に前記ASICの領域を配置し、前記DRAMマクロの長辺方向の両側に外部信号をやり取りするためのI/Oバッファ領域を前記チップの前記長方形状の長手方向の両側に配置したことを特徴とする。さらに前記I/Oバッファ領域の長手方向の両側の両外側に入出力用パッドを配置したことを特徴とする。

請求項（抜粋）：

DRAMマクロとASICとを混載した長方形状のチップ製品において、前記DRAMマクロの領域の短辺方向に前記ASICの領域を配置し、前記DRAMマクロの長辺方向の両側に外部信号をやり取りするためのI/Oバッファ領域を前記チップの前記長方形状の長手方向の両側に配置したことを特徴とするDRAM混載ASICのチップ製品。

IPC (4件)：

H01L 27/10 461 ,  G06F 15/78 510 ,  H01L 27/04 ,  H01L 21/822

FI (3件)：

H01L 27/10 461 ,  G06F 15/78 510 Z ,  H01L 27/04 A

Fターム (13件)：

5B062AA08 ,  5B062BB06 ,  5B062CC05 ,  5F038CA03 ,  5F038CA06 ,  5F038CA07 ,  5F038CA10 ,  5F083AD00 ,  5F083LA01 ,  5F083LA07 ,  5F083ZA12 ,  5F083ZA23 ,  5F083ZA29

引用特許：

審査官引用 (3件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平7-022678   出願人：インターナショナル・ビジネス・マシーンズ・コーポレイション
• 特開昭63-293966
  
• 特開昭63-293966